平成１０年度CAD講習会の案内

平成10年度第1回CADツールトレーニング

本講習会は，LSI設計初心者を対象とし， LSI設計に関する基礎知識があれば設計経験の有無は問いません。 奮ってご参加下さい。

開催場所は、東京大学工学部１０号館４階のVDECセミナー室とし、 講師は各CADベンダーから派遣されるトレーナとなっております。

【注意点】

項目開催日定員講習内容および受講資格
Cadenceを用いた上流設計
申込締切		 9/9,10(午後),9/1120 VerilogXLを用いたシミュレーション手法の習得、および配置配線ツールCellEnsamble による配置配線手法の習得。 Verilog言語の知識を有する方および配置配線に関する知識を有する方を 対象とさせて頂きます。
Cadenceを用いた下流設計
申込締切		 9/7,9/8,9/10(午前)20 レイアウトエディタ Virutuosoの基本的な使い方。DIVAを用いた設計規則検査、 回路シミュレータ Spectreを用いた回路シミュレーション手法。
Synopsysを用いた論理設計
申込締切		 9/16-9/1820 回路の合成、結果の解析等の DesignCompilerを用いた基本的な設計手法を習得する。 VHDL, Verilog-HDLの言語についての説明は省略。 VSSを用いたシミュレーションの基礎。
Avant!を用いたセルベース設計
申込締切		 9/24-9/2520 AquariusXOを用いた配置配線の基礎
東大版ライブラリを用いた設計のながれ
申込締切		 9/1220 DesignCompilerによる論理合成、Verilog-XLを用いたネットリストレベルのシミュレーション、 AquariusXOを用いた配置配線、SDFインターフェースによるバックアノテーション、 Draculaを用いた設計検証、（時間があれば）簡単な回路シミュレーション。

申し込み確認はこのリンクから行なえます。

【ケーデンス講習内容の概要】
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【下流設計】
9/7 　9:30 〜 17:00 ・Layout Editor（1日）
9/8 　9:30 〜 17:00 ・DIVA（1日）
9/10　9:30 〜 12:00 ・Spectre

【上流設計】
9/9 　9:30 〜 17:00 ・Verilog XL（1日）
9/10  13:00 〜 17:00 ・Cell Ensemble
9/11  9:30 〜 17:00 ・Cell Ensembleの続き　（1日）
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時間の関係で実習が少なくなってしまいますが、 講習後の時間を各自の自習により補って頂く形をとりたいと 思います。

【Synopsys講習内容の概要】

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・デザイン・コンパイラ
　2 日間にわたり、回路の合成、結果の解析などデザイン・コン
　パイラの基本的な使い方を習得する。VHDL、Verilog-HDLの
　言語についての説明は省略する。
　　1. 論理合成の概要
　　2. デザイン・アナライザ
　　3. 記述上の注意点
　　4. クロック、設計制約の設定
　　5. 回路の動作環境
　　6. 最適化
　　7. ブロック分割
　　8. 階層コンパイル
　　9. トラブルシューティング
・VSS
　　1. VSS イントロダクション
　　　製品構成/VSS の特徴/シミュレーション・データフロー他
　　2. アナライザ
　　　アナライズ・フロー/アナライザの実行/データフロー他
　　3. シミュレータ基礎編
　　　起動/デバッグ環境/ブレークポイントとモニタ他
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   ***  第一日目 9/16 (水)  デザイン・コンパイラ (I)	***

　　1. 論理合成の概要             	10:00- 
　　2. デザイン・アナライザ       	11:00-
       <昼食>				12:00-
　　3. 記述上の注意点             	13:00- 
　　4. クロック、設計制約の設定   	15:00-


   ***  第二日目 9/17 (木)  デザイン・コンパイラ (II)	***

　　5. 回路の動作環境             	10:00-
　　6. 最適化                     	11:00- 
　　7. ブロック分割               	11:20-
       <昼食>				12:00-
　　8. 階層コンパイル             	13:00-
　　9. トラブルシューティング     	15:00- 


   ***  第三日目 9/18 (金)  VSS				***	    

    1. VSS イントロダクション 		10:00-
    2. アナライズ             		10:30-
       <昼食>				12:00-
    3. シミュレータ基礎編     		13:30-
    4. ゲートレベル検証			14:10-

【Avant!講習内容の概要】
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・AquariusXO(v2.2) 講習内容
エリアベース配置配線ツールであるAquariusXOの基本的な使い方を習得して
いただきます。

24（木）午前10時から
配置配線を行うためのデータ準備作業について説明いたします。
    * ツールの動作環境設定
    * 推奨するセルライブラリ
    * 必要なデータファイル
    * 配置配線用ライブラリデータ作成
    * ネットリスト入力
その後、実習を行って頂きます。（約1時間）

25（金）午前10時から
基本的な配置配線作業フロー従って、コマンドの機能と使用方法について説明
いたします。
    * フロアプラン
    * 配置・配線
    * デザインデータの出力
その後、実習を行っていただきます。（約1.5時間）

尚、当日の実習は、基本的作業フローを習得して頂くことを目的とした内容となっ
ています。
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【ライブラリ利用法講習内容の概要】
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午前9:30時から午後5時まで
DesignCompilerによる論理合成、Verilog-XLを用いたネットリストレベルのシミュレーション、
AquariusXOを用いた配置配線、SDFインターフェースによるバックアノテーション、
Draculaを用いた設計検証、（時間があれば）簡単な回路シミュレーション。
以上のながれにより、VDECでチップを試作する際の注意点などの説明を
行なう予定です。
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