平成11年度CAD技術セミナー８月分講習会内容
8/9(月) 9:30〜17:00 Virtuoso Layout Editor
（レイアウト）
- 概 要：Layout Editorの使用方法，Parameterized
Cellの概念，及び作成方法，Stream変換を習得して頂きます．
- 対象者：
UNIX，X-window環境の知識をお持ちの方．マスク・パターン設計を行って
いる方．
- 講習内容（予定）
- テクノロジー・ファイルの説明及び記述方法
- display.drfの説明及び使用方法
- Layout Editorの環境
- Layout Editorコマンドの説明
- Layout Editorコマンドの操作方法
- Parameterized Cellの概念
- Parameterized Cellの作成方法
- Stream変換の操作方法
8/10(火) 9:30〜17:00 Diva （検証） Diva
Interactive Verification
- 概要： デザイン検証ツールDivaの基礎を紹介します．
レイアウトデザインルール，extraction，回路図とレイアウトの比較照合を行う為のルールファイルの記述方法を紹介します．DRC，extraction，ERC，LVS，LPEなどのツールをカバーします．
- 対象者：Virtuoso Layout
Editorコースを修了された方．vi等のエディタを使用できる方．
- 講習内容（予定）
- ツールの実行
- エラーのデバック
- コマンド・プロシジャー
- extractionテクニック
8/11(水) 9:30〜17:00 Cell Ensemble (Ensemble
配置配線)
- 概要：Cell
Ensembleのデザインフロー，入力データ・フォーマット，
配置、配線に関する基本操作を習得して頂きます。
- 対象者：レイアウトの基本概念を理解している方．UNIXの基本操作の出来る方．
- 講習内容（予定）
- デザインの階層分割、トップレベルのフロアプランニイング
- サブブロックのフロアプランニイングと配置，配線
- サブブロックのポストレイアウト，その他．
8/12(木)
9:30〜17:00 Verilog-XL（論理シミュレータ）
- 概要：Verilog-XLのハードウェア記述言語であるVerilog
HDLを使用した
回路の構造記述及び動作記述方法を学び，それと同時にVerilog-XLの実行方法を習得します．
- 対象者：UNIXの知識を有する方．論理回路設計又は論理設計CADに従事されている方．
- 講習内容（予定）
- Verilog HDLの基本文法と構成
- SimVision GUI
- 機能記述レベルのモデリング
- 機能記述レベルの応用（タスク、ファンクション）
- ゲートレベル・シミュレーション
- ライブラリ・サーチ
- バックアノテーション
- 受講対象 ： IC
設計の基礎知識を有する学生・教官．ただしツール操作に関しては初心者も含まれる．
- トレーニングの際使用する言語： Verilog
- トレーニング内容：2
日間にわたり、回路の合成、結果の解析などデザイン・コンパイラの基本的な使い方を習得していただきます。VHDL、Verilog-HDLの言語についての説明は割愛させていただきます。VSSのトレーニングでは，2
日間のコース (基本シミュレーション 1 日、応用シミュレーション 1
日)
のうち基本シミュレーションのみを行なわせていただきたく考えております。内容は下記の通りです。
8/17 (火) 10:00 - 17:00 デザイン・コンパイラ ( I )
- 論理合成の概要
- デザイン・アナライザ
- 記述上の注意点
- クロック、設計制約の設定
8/18 (水) 10:00 - 17:00 デザイン・コンパイラ (II)
- 回路の動作環境
- 最適化
- ブロック分割
- 階層コンパイル
- トラブルシューティング
8/19 (木) 10:00 - 17:00 VSS
- VSS イントロダクション：製品構成/VSS
の特徴/シミュレーション・データフロー他
- アナライザ：アナライズ・フロー/アナライザの実行/データフロー他
- シミュレータ基礎編：起動/デバッグ環境/ブレークポイントとモニタ他
VDEC Home Page / Univ. of Tokyo. / www-admin@vdec.u-tokyo.ac.jp
