2011年度VDEC-MOSISチップ試作プログラム
〜試作日程と申し込み方法〜
申し込み方法
東京大学 松本 (matsumoto @
cad.t.u-tokyo.ac.jp, @前後のスペースは削除してください)宛てにメールでお申込みください。
設計提出締め切りについては、以下の試作日程をご覧ください。
VDEC/MOSIS共同試作プログラムのTSMC 65nm, 90nmシャトルにアカデミック価格が設定されました。締切りは、65nm(Mixed Signal)が9/19、90nm(Mixed Signal)が10/10となります。価格および詳細は、松本までお問合せください。(2011年9月1日更新)
試作日程および費用
IBM CMOS 130nm (8F-DM)
試作費用
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最小寸法 |
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チップサイズ |
1mm×2mm |
2mm2超 |
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価格 |
60万円 |
面積比例 |
（※）最小寸法以外の試作費用は、(チップ面積(mm2)
/ 2)×(最小寸法価格)により算出
（※）価格は税抜き
試作日程
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回 |
試作コード |
設計締切 |
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第1回 |
MI1311_1 |
2011/8/8 |
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第2回 |
MI1311_2 |
2011/11/7 |
IBM SiGe BiCMOS 130nm (8HP)
試作費用
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最小寸法 |
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チップサイズ |
1mm×2mm |
2mm2超 |
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価格 |
85万円 |
面積比例 |
（※）最小寸法以外の試作費用は、(チップ面積(mm2)
/ 2)×(最小寸法価格)により算出
（※）価格は税抜き
試作日程
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回 |
試作コード |
設計締切 |
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第1回 |
MI1311_3 |
2011/6/27 |
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第2回 |
MI1311_4 |
2011/8/22 |
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第3回 |
MI1311_5 |
2011/10/17 |
ON Semi CMOS 500nm (C5N)
試作費用
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最小寸法 |
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チップサイズ |
1mm×2mm |
2mm2超 |
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価格 |
12万円 |
面積比例 |
（※）最小寸法以外の試作費用は、(チップ面積(mm2)
/ 2)×(最小寸法価格)により算出
（※）価格は税抜き
試作日程
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回 |
試作コード |
設計締切 |
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第1回 |
MO5011_1 |
2011/7/18 |
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第2回 |
MO5011_2 |
2011/7/25 |
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第3回 |
MO5011_3 |
2011/9/26 |
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第4回 |
MO5011_4 |
2011/11/28 |