1. チップ試作および申込条件
2. 試作チップの種類
3. 試作日程
4. 試作料金
5. センターからのお願い
6. チップ試作申込
7. LPGA試作に関して

• VDEC試作サービスによるチップ試作のユーザは大学、高専の教官およびその 監督下の学生、研究員（受託研究員、客員研究員）、研究補佐員 および特別研究員に限定いたします。
• チップ試作の利用目的は学部教育および大学院教育研究に限ります。
• 民間との共同研究、受託研究については、文部省の定める共同研究あるいは 受託研究として正式に認められたもので、かつ研究の主体と基本アイデアが 大学、高専側にあるものに限ります。
• 特許の検証あるいは特許取得を前提とした、設計、チップ試作については、 所有権の５０％以上が大学、高専教官あるいは国側にあるもの、あるいは それが見込まれるものに限る。
  【許容されないものの例】
  • 民間側で直接設計したもののチップ試作
  • 民間側で基本仕様が作成され、大学・高専へ委託された 設計やチップ試作
  • 民間側の所有する特許やアイデアに基づく設計で、 成果物が民間に返される予定の設計やチップ試作
  その他グレイゾーンと思われるものはVDECで個別に判断致します。
• チップ設計様式はマスクデータ(GDS-II)を用いたフルカスタムインターフェース とし、設計締め切り期限までにセンターの VDECホスト計算機上にて 別途指定する設計データ提出コマンドによる設計チェックが 満たされたデータのみを受け付けることとします。平成１０年度より 新たに 0.6um CMOSのサービスを開始致しました。 平成１０年１０月よりLPGAの試作サービスを開始致します。申込方法、データ提出方法などが 他のチップ試作と異なっておりますので、詳細は以下を参照下さい。 なお、平成９年度と一部試作条件値段などが変更になりましたのでご注意下さい。
• チップ支払に関しては、国立大学校費、科学研究補助金、委任経理金等に より別途定められた様式(現在準備中) の書類をもちい遅滞無く支払いを行って頂くことになります。 但し、モトローラ第３、４回試作、ローム第２回試作については納品の関係で支払は 平成１１年度になりますので、申し込み、および支払予算に関して注意をお願い致します。
• 試作申し込みの方とは別途書類にて個別に簡単な秘密保持契約を 結ばせていただきます。
• パッケージ、ピン数、パッド位置等は設計ルールで指定されます。特に、 パッド位置に関しては、センターの提供するパッドフレームを 変更無く使用して頂く事になります。
• トランジスタのパラメータ等の設計および検証に必要となるデータは 設計規則と合わせてセンターから提供致しますので、 トランジスタパラメータを測定するTEG等をチップ内に独自に設ける 必要はありません。
• チップ試作申込を行なって頂きますと、ホスト計算機のアカウントを発行致します（但し処理は通常月末）。 ホスト計算機の利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 設計、検証などにて御利用下さい。
• チップ試作申込を行なって頂きますと、hspiceを利用できるようにいたします。（但し処理は通常月末）。 hspiceの利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 検証などに御利用下さい。hspiceの利用にあたっては、VDECにて配布しているCAD(cadence など)の 申込の際に登録されている計算機（IPアドレス）により制限を行ないます。またバイナリの配布は Web上でのみとさせていただきます。

• CMOS 1.2um (日本モトローラ株式会社)
  PolySi: 2層
  メタル配線: 2層

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	34	QFP80	納品サンプル数 セラミックパッケージ: 7パッケージ以上 ベアチップ: 13チップ以上
  4.8mm 角	83	QFP160	納品サンプル数 セラミックパッケージ: 10パッケージ以上 ベアチップ: 10チップ以上
  7.3mm 角	131	QFP208	納品サンプル数 セラミックパッケージ: 10パッケージ ベアチップ: 10チップ以上

  提供可能ライブラリ:

  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompier, AquariusXO)

  CMOS 0.5um (NTTエレクトロニクス株式会社)

  PolySi: 1層

  メタル配線: 2層

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	28	DIP48	納品サンプル数 セラミックパッケージ: 10個 ベアチップ: 10チップ以上
  4.8mm 角	76	PGA120(13X13)

  提供可能ライブラリ:

  • 京大P2lib(Verilog-XL, DesignCompiler, CellEnsamble)
  • EXD社ライブラリ(九大／早稲田版) (Verilog-XL, VHDL, DesignCompier, CellEnsamble, AquariusXO)

  CMOS 0.6um (ローム株式会社)

  PolySi: 2層

  メタル配線: 3層

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  4.5mm 角	87	QFP160	納品サンプル数 プラスチックパッケージ: 10個(以上) ベアチップ: 10チップ(以上) （但し希望者には別途 セラミックパッケージの 納品も可（費用別途））
  9.5mm 角	159	QFP208

  提供可能ライブラリ:

  • Avant!社Passportライブラリ (Verilog-XL, VHDL, DesignCompier)
    
  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompier, AquariusXO)

  LPGA (ソニー株式会社 / 株式会社東洋インキ)

• CMOS 1.2um

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回(4.8mm角, 7.3mm角チップのみ)	終了	終了	終了	終了
  第２回(2.3mm角チップのみ)	終了	終了	終了	終了
  第３回(4.8mm角, 7.3mm角チップのみ)	終了	終了	終了	平成7月12日完成
  第４回(2.3mm角チップのみ)	終了	終了	終了	平成7月12日完成

• CMOS 0.5um

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	終了	終了	終了	平成10年9月20日(終了)
  第２回（中止）	--	--	--	--

• CMOS 0.6um

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	終了	終了	終了	平成10年10月27日(終了)
  第２回	終了	終了	終了	チップ完成(99.11.8)

• LPGA

• CMOS 1.2um (日本モトローラ株式会社)
  

  チップサイズ	税抜価格(千円)
  2.3mm 角	66.5
  4.8mm 角	230
  7.3mm 角	451

• CMOS 0.5um (NTTエレクトロニクス株式会社)
  PolySi: 1層
  メタル配線: 2層

  チップサイズ	税抜価格(千円)
  2.3mm 角	150
  4.8mm 角	600

  CMOS 0.6um (ローム株式会社)

  PolySi: 2層

  メタル配線: 3層

  チップサイズ	税抜価格(千円)
  4.5mm 角	240
  9.0mm 角	950

  
  ロームのセラミックパッケージ組み立て（開封可能）は１パッケージあたり3000円程度 となっております。セラミックパッケージの組み立ての希望は、設計データ提出の際に 申請して頂くようになっております。 支払書類は、チップ試作費と、組み立て代で別々の書類となりますのことを 御了承下さい。

  LPGA

今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

1. NEL CMOS 0.5um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し NTTエレクトロニクス株式会社および大日本印刷株式会社の 協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by NTT Electronics Corporation and Dai Nippon Printing Corporation."

2. モトローラ CMOS 1.2um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 日本モトローラ(株)、大日本印刷(株)、および京セラ(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Nippon Motorola LTD., Dai Nippon Printing Corporation, and KYOCERA Corporation."

3. ローム CMOS 0.6um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ローム(株)および凸版印刷(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Rohm Corporation and Toppan Printing Corporation."

4. HITACHI CMOS 0.35um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 株式会社日立製作所および大日本印刷株式会社の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Hitachi Ltd. and Dai Nippon Printing Corporation."

また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。

• CMOS 1.2um

  	状況
  第１回の申込	受付終了
  第２回の申込	受付終了
  第３回の申込	受付終了
  第４回の申込	受付中

  note: 第４回分は締切を過ぎておりますので、チップが埋まり次第受付終了とさせて頂きます。

• CMOS 0.5um

  	状況
  第１回の申込	受付終了
  第２回の申込	未受付

• CMOS 0.6um

  	状況
  第１回の申込	受付終了
  第２回の申込	受付終了

  
  ロームのセラミックパッケージ組み立て（開封可能）は１パッケージあたり3000円程度 となっております。セラミックパッケージの組み立ての希望は、設計データ提出の際に 申請して頂くようになっております。

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