c Announce for 2018 Chip Fabrication

平成30年度チップ試作サービスの案内


チップ試作および申込条件


支払に関して

VDECチップ試作は試作、各ファウンドリーの協力によって成り立っているものであるため、 支払に関して以下の点を十分に御理解頂いた上で、各組織の経理担当と十分相談頂いた上で お申し込み頂けますようお願い致します。
いずれのチップ試作に関しても、東京大学が請求書を発行し、東京大学宛にお支払いいただく ことになっております。 VDECのチップ試作に関する規定、 および 東京大学出納に関する規定を参照下さい。 請求書に関しては、東大規定のフォーマットのみとなり、 見積もり、直販証明、価格証明、納入実績などの証明書の発行はできませんので、ご了承下さい。
  • 価格に関して:VDECでは、試作価格の安定に努めておりますが、試作会社および組み立て会社等の都合により 価格が変動する可能性がありますことをあらかじめご了承下さい。

    試作チップの種類

    試作プロセスにかかわらず、全てのセラミックパッケージ品はパッケージの開封が可能である。





    平成29年度チップ試作日程

    チップ納品に関してはファウンドリの都合により日程が多少遅れる可能性がありますことを御了承下さい。 各締切時間は締切日の午前9時(時間厳守)と致します。

    現在の試作の進行状況


    チップ試作料金

  • CMOS 0.8um (オンセミコンダクタ-三洋半導体製造社)

    PolySi: 2層
    メタル配線: 2層

    組立て会社変更に伴い2016年1月15日付けで組立て価格が改訂となりました。2016年1月15日以降に納品のチップは、 消費税外税のこちらの定価表での請求となります(チップ試作価格は2014年3月12日版のままです)。 ただし、定価表中の組立て数合計の表記は、0.8umCMOSに関しては合計10個までとなりますことをご了承ください。 2014年4月1日以降,2016年1月14日以前の納品チップは、消費税外税のこちらの定価表での請求となります。 チップ試作および組立ての正式な価格に関してはこちらの定価表(2014/3/31まで) を参照下さい。
    請求は、チップ価格と組み立て価格の合計で行われます。いずれも手数料が含まれた価格となっております。 請求は、チップ試作費、組み立て費の合算金額で行われます。

    次表は、5個組立てを行った場合の概算となっております。

           
    チップサイズ
    価格(千円)
    2.4mm 角
    88程度
    2.4mm x 4.9mm
    150程度
    4.9mm 角
    250程度
    7.3mm 角
    495程度

  • CMOS 0.18um (ローム株式会社)

    PolySi: 1層
    メタル配線: 5層

    組立て会社変更に伴い2016年1月15日付けで組立て価格が改訂となりました。2016年1月15日以降に納品のチップは、 消費税外税のこちらの定価表での請求となります(チップ試作価格は2014年3月12日版のままです)。 2014年4月1日以降,2016年1月14日以前の納品チップは、消費税外税のこちらの定価表での請求となります。チップ試作の正式な価格に関してはこちらの定価表(2014/3/31まで) を参照下さい。
    請求は、チップ価格と組み立て価格の合計で行われます。いずれも手数料が含まれた価格となっております。 請求は、チップ試作費、組み立て費の合算金額で行われます。 なお、ベアチップでの納品の場合にも組み立て個数0の費用がかかります。

    次表は、10個標準組立てを行った場合の概算となっております。(平成24年度第5回まで)

           
    チップサイズ
    価格(千円)
    2.5mm 角
    280程度
    2.5 x 5.0mm
    460程度
    5.0mm 角
    820程度
    5.0mm x 7.5mm
    1,240程度
    7.5mm 角
    1,780程度
    10mm 角
    3,020程度

    そのほかのサイズに関しましても面積比例です。

  • CMOS 65nm SOTB

    PolySi: 1層
    メタル配線: 8層

    平成28年度第2回以降のチップ試作はこちらの定価表(2017年1月25日改定:2017.10.05:誤記修正版) 平成29年度第2回以降のチップ試作はこちらの定価表(2017.10.05:誤記修正版) での請求となります。
    請求は、チップ価格と組み立て価格の合計で行われます。いずれも手数料が含まれた価格となっております。

               
    チップサイズ
    価格(千円)(税別)
    6.0mm角
    3,700程度
    6.0mm x 3.0mm
    2,200程度
    3.0mm角
    1,150程度
    3.0mm x 2.0mm
    800程度
    2.0mm x 1.5mm
    450程度

  • CMOS 28nm(FDSOI) (STマイクロ/CMP)

    PolySi: 1層
    メタル配線: 10層

    チップ試作料金は消費税外税勤学での請求となります。定価は年度ごとに、前年の平均的な 為替レートにより決定するものとし、設計提出年度の定価により請求する(提出後の価格の変動は させない)。ただしCMPの低下が変更となった場合には、その限りでない。 こちらの定価表での請求となります。
    なお、1.0mm x 1.0mm以外の寸法のチップに関しては、コア面積に片側120um分のスクライブ面積を 加えた面積が課金対象となり、1.0mm x 1.0mmチップ以外は、最終的な設計面積におうじて 面積比例の価格となる。定価表の価格は、代表例である。 請求は、チップ価格と組み立て価格の合計で行われます。いずれも手数料が含まれた価格となっております。

           
    チップサイズ
    価格(千円)(税別)
    1.0mm x 1.0mm
    2,040程度
    1.0mm x 1.5mm
    4,400程度
    1.5mm x1.5mm
    6,150程度
    2.0mm x 2.0mm
    9,400程度


    VDECからのお願い

    本センターは教育界のみなさまのご支援や文部省をはじめと する関係各位のご理解で発足し、半導体関係業界のご協力で運 営を開始することができました。

    今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

    つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

    1. ローム CMOS 0.35um/0.18um チップの場合:
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ローム(株)および凸版印刷(株)の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Rohm Corporation and Toppan Printing Corporation."

    2. オンセミ-三洋 CMOS 0.8um チップの場合:
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し オンセミコンダクター新潟(株)、 凸版印刷(株)の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with On-Semiconductor Niigata, and Toppan Printing Corporation."

    3. SOTB 65nm チップ(VDEC試作)の場合
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ルネサス エレクトロニクス株式会社および日本システムウエア株式会社の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Renesas Electronics Corp. and Nippon Systemware Co., Ltd."

    4. オンセミ CMOS 1.2um チップの場合:
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し オンセミコンダクター(株)、HOYA(株) の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with On-Semiconductor, and HOYA Corporation."

    5. eShuttle 65nm チップ(VDEC試作)の場合(国プロの場合には別途国プロ向けの記述をご利用下さい):
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 株式会社 イー・シャトルおよび富士通セミコンダクター(株)の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with eShuttle Inc. and Fujitsu Semiconductor Ltd."
    6. Renesas Electronics 40nm チップ(VDEC試作)の場合(国プロの場合には別途国プロ向けの記述をご利用下さい):
      • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ルネサス エレクトロニクス株式会社の協力で行われたものである。」
      • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Renesas Electronics Corp."

    と記載して頂けますようお願い致します。

    また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。(サンプル)


    平成29年度チップ試作申込



    チップ申込に失敗する場合が見受けられます。申込後には必ず申込確認を行ない、 正しく申し込まれていることをご確認下さい。

    チップ試作申込確認


    チップ試作を申し込むにあたっては、あらかじめセンターが配布した アカウントを用いる必要があります。 まだ登録されていない方は、以下の登録のページを用いて登録してください。 後日アカウントおよびパスワードをお知らせ致します。


    チップ試作のためのアカウント登録のページへ



    VDEC Home Page / Univ. of Tokyo. / www-admin@vdec.u-tokyo.ac.jp
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