ディジタル集積回路の設計と試作

• ディジタル集積回路の設計と試作
• VDEC監修 浅田邦博 編 (培風館)
• ISBN4-563-03547-5 / 定価 3000円
• 著者: 越智 裕之（広島市立大学）、池田 誠（東京大学）、小林 和淑（京都大学）
• 目次 第１章 序章 第２章 初めてのVerilog-HDL 第３章 Verilog-HDLの文法 第４章 合成可能な記述の書き方 第５章 電卓の設計 第６章 電卓の周辺回路の設計 第７章 セルベース／ゲートアレイ方式へのマッピング 索引
• 概要 LSI設計はかつての図形をもとにした設計から、ハードウエア記述言語（HDL）を 用いたプログラミング感覚で行なわれるものに様変わりし、生産性の向上と設計資産活用という 概念を生んだ。本書は代表的なHDLの一つである、Verilog-HDLを用いた、ディジタル集積回路設計の入門書である。
  まずディジタル回路の基本を述べ、続いてVerilog-HDLの基本を例を交えて丁寧に解説している。 さらにシミュレーション検証の方法、論理合成を効率よく利用するためのコーディング技術、 具体的な設計例としての電卓の設計と続き、最後に設計したディジタル回路を実チップに 仕上げる具体的手順を述べる。
  本書を通読することにより、LSIチップ設計の疑似体験が出来る。設計ツールを手元に置いて演習を 行ないながら読める、LSI設計・試作のよき手引書である。