| 12/13(月) |
9:00-12:00 |
システムレベル設計手法とHDL(今井) |
| 13:00-18:00 |
VerilogHDLの文法解説とシミュレーション演習(越智) | |
| 12/14(火) |
10:00-18:00 |
VerilogHDLによる論理合成／シミュレーションとFPGA実装演習1(小林) |
| 12/15(水) |
10:00-12:00 |
VerilogHDLによる論理合成／シミュレーションとFPGA実装演習2(小林) |
| 13:00-18:00 |
LSI配置配線設計演習1(池田) | |
| 12/16(木) |
10:00-18:00 |
LSI配置配線設計演習2(池田) |
講義題目： システムレベル設計手法とHDL(今井) 講師氏名： 今井 正治（大阪大学 教授） 概要： システムLSIはハードウェアとソフトウェアから構成される複雑なシステムであり、系統的な設計手法を用いる必要がある。また、VLSI製造技術の向上に伴い、設計規模が増大しつつあるだけでなく、設計規則の微細化に伴う設計最適化も困難になりつつある。これらの問題を解決するためには、従来のASIC設計とは異なる新たなシステムレベル設計手法が求められている。本講義では、次のトピックスについて解説を行う。
VLSI製造技術の動向と設計危機
システムレベル設計手法とハードウェア記述言語の役割
VHDLによるディジタル回路記述例
講義題目： Verilog-HDLの文法解説とシミュレーション演習 講師氏名： 越智 裕之（京都大学 助教授） 概要： ディジタル集積回路設計のためのハードウェア記述言語としてVerilog-HDLを取り上げ、論理シミュレーションや論理合成を行なうための基礎を講習する。論理回路(AND、OR、フリップフロップ等)を既修であることは前提とするが、ハードウェア記述言語に関しては初心者も歓迎する。まず、組合せ回路および順序回路のごく簡単な記述例を取り上げ、シミュレータの操作方法も含めて詳しく解説する。次に、文法の基礎(演算子、構文要素、wire型とreg型など)を演習を交えながら講述する。最後に、論理合成に適した記述を書くための留意点を述べる。
講義題目： VerilogHDLによる論理合成／シミュレーションとFPGA実装演習1,2 講師氏名： 小林和淑（京都大学 助教授） 概要： 本演習では, VerilogHDLを使って, 同期回路の設計を行い, 論理合成ツールによりFPGA向けの回路を作成し, 実際にFPGAにダウンロードしてその動作を確かめる. 10キーによる 10進数入力回路からはじめて, 簡単な演算回路を設計し, 最終的には2桁の加減算が可能な電卓を設計する. 設計した電卓は10キーを備えたFPGAボード上で実際に動作させる. 設計手法に関する講義ももちろん行うが, 演習を重視した構成となっている.
講義題目： LSI配置配線設計演習1, 2 講師氏名： 池田誠（東京大学 助教授） 概要： 本演習では、ディジタル集積回路設計において依然大きな位置を占めているASIC設計手法の流れの習得を目標として講習する。ここれは言語（VerilogHDL）による記述が完成している前提で、論理合成、配置配線、レイアウト検証の流れを習得する。
演習で使うCADツール
論理シミュレータ: CADENCE社Verilog-XL FPGA用論理合成ツール: SYNOPSYS社FPGA CompilerII FPGA用配置配線ツール: Altera社MAX+plusII ASIC用論理合成ツール: SYNOPSYS社design_compiler ASIC用配置配線ツール: Synopsys社Apollo ASIC用設計規則検証ツール: CADENCE社Dracula