平成19年度　VDEC高位設計セミナーのご案内

本セミナーの概要

レジスタ転送レベル（RTL）より上位の設計段階におけるSoC（システムLSI）設計を対象としたシステムレベル設計ツールに関するセミナーを1月29, 30日に開催します。大規模設計を効率よく行うには、SoC上のソフトウェアも含めたハードウェア・ソフトウェア協調設計を円滑かつ統一的に支援する必要があります。本セミナーでは、そのための最新技術に関する講義と、それを実現しているツールに関するデモを中心とした解説を行います。また、特に設計検証技術については、形式的検証技術を中心に上位設計を効率よく支援する技術や最新ツール、並びに、設計エラーのデバッグ作業を支援する技術や最新ツールの解説も行います。

大学関係者（学生・教員）並びに、企業の技術者一般を対象に、VLSI設計の基本的な理解のみを想定してセミナーを開催します。なお、1月29日はカリフォルニア大学アーバイン校Gajski教授のグループ、1月30日はVDECの教員が主に講師となります。

講習会日程

2008/1/29 (火)　設計詳細化・自動合成技術
講師: カリフォルニア大学アーバイン校 Gajski教授 他
10:00-12:00 Principles of Embedded Systems: Platforms, Modeling, Synthesis , Verifications（英語,Gajski教授）
12:00-13:00 昼食
13:00-14:00 Embedded Systems Tools: Current status, trends and needs （英語）
14:00-15:15 JAXA開発のシステムレベル設計ツールElegant のチュートリアルとデモ
15:15-15:30 休憩
15:30-17:00 ESE Tutorial, ESE demo（英語）
17:15-17:30 フリーディスカッション

2008/1/30 (水)　設計検証技術
講師: 東京大学VDEC 藤田昌宏 教授、トロント大学 Andreas Veneris 教授
10:00-12:00 VLSI上位設計における形式的検証技術−基礎・応用・動向 (藤田昌宏 教授)
12:00-13:00 昼食
13:00-14:00 C言語設計記述のチェッカー（Coverity社ツールを中心にデモ）
14:00-15:00 上位設計におけるプロパティの完全性検証（OneSpin社ツールを中心にデモ）
15:00-15:15 休憩
15:30-17:00 RTL設計のデバッグ支援技術（技術解説とツールデモ, Andreas Veneris 教授）

開催場所

東京大学武田先端知ビル (本郷キャンパス浅野地区)、1階セミナー室
アクセス方法へのリンク

参加対象

一般 (社会人および、教育機関在籍の教職員・学生)

定員・参加費

40名、参加費無料

申込方法

申し込みを締め切りました(1/25)。

問合せ先

企画運営　：　名倉 徹 　
E-mail：nakura＠vdec.u-tokyo.ac.jp

申込受付　：　吉澤 真吾　
E-mail：seminar＠vdec.u-tokyo.ac.jp
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