平成22年度 VDEC高位設計セミナー

平成22年度　VDEC高位設計セミナー

Advanced design methodology for VLSI
-Hot topics in high-performance designs
and their functional verification & debugging-
(高性能設計とその設計検証とデバッグに関する最新トピックス)

2011年2月2日(水) 10:00-20:00 (懇親会17:00-20:00)
東京大学武田先端知ビル 5階武田ホール

セミナー概要

平成22年度VDEC高位設計セミナーを"Advanced design methodology for VLSI -Hot topics in high-performance designs and their functional verification & debugging-"と題し、2月2日に東京大学武田先端知ビルにて開催致します。
本セミナーでは、実際の大規模VLSI設計の現場で現在起こっている問題とその解決法を解説します。講師には、高性能VLSIの設計や設計支援ツールの研究開発に実際に携わっているEDAベンダー等の技術者を予定しています。設計検証とデバッグにおける最新トピックスを中心に全7件の講演を予定しております。加えて、講演で解説された検証・デバッグ技術を体験できるEDAベンダーによるツールデモも行われます。多くの皆様のご参加をお待ちしております。

本セミナーでの講演は全て英語で行います
大学関係者（学生・教員、VDECユーザでなくても可）だけではなく、企業の技術者の方も参加可能です
講演は、VLSI設計の基本的な知識さえあれば、学生でも十分に理解可能です

参加申込(参加費:無料)

大学/高専の教員・学生(VDECユーザでなくても可)、社会人ともに参加可能です

申し込みは終了しました

アクセス方法

こちらをご覧ください

プログラム

10:00	Keynote: Acceleration of Verification and Verification of Acceleration Oskar Mencer (CEO, Maxeler Technologies)
10:40	Efficient and Practical Prevention of X-Related Bugs Pranav Ashar (CTO, Real Intent)
11:20	Functional Qualification of Verification Environments for Digital Logic Design Bindesh Patel (Technology manager, SpringSoft)
12:00	Lunch break
13:30	Acceleration of numeric calculations on FPGAs Akira Fukui (Graduate student, The University of Tokyo)
14:10	Assertion Synthesis: Enabling Assertion-Based Verification For Simulation, Formal and Emulation Flows Yunshan Zhu (CEO, Nextop)
14:50	Mini break
15:00	Innovative Efficiencies for Understanding SystemVerilog Testbench Behavior Bindesh Patel (Technology manager, SpringSoft)
15:40	What You Need to Know for Effective CDC Verification Pranav Ashar (CTO, Real Intent)
16:20	Demo/Poster Sessions (-20:00)
17:00	Reception (-20:00)

問合せ先

東京大学大規模集積システム設計教育研究センター松本剛史
住所: 〒113-0032 東京都文京区弥生2-11-16 武田先端知ビル407号室
TEL/FAX: 03-5841-6764
E-mail: matsumoto＠cad.t.u-tokyo.ac.jp (メール送付の際は、＠を半角にしてください)

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