コースVD: VDEC 環境でのデジタル設計講習会

日程: 平成30年9月11(火),12(水) 2日間

定員: 35名程度 (最小催行人数5名)

参加資格: 大学等教育機関に所属の方のみ

場所: 東京大学本郷キャンパス 武田先端知ビル 1階セミナー室

講師: 小林 和淑 (京都工芸繊維大学 教授) 岸田 亮 (東京理科大学 助教)

講義内容

1日目
13:00-14:00 設計フロー概説
14:00-15:00 マクロのRTL設計演習
15:00-17:00 マクロの配置配線，レイアウト検証演習．      
2日目
10:00-11:00 チップレベル設計手法概説
11:00-12:00 チップレベル設計演習
13:00-15:00 チップレベル配置配線演習
15:00-17:00 総合演習

講義詳細:

講義題目:	VDEC 環境でのデジタル設計講習会
講師氏名:	小林 和淑 (京都工芸繊維大学 教授)
概要:	ROHM180nmプロセスによるディジタル集積回路の 設計フローの説明と演習を行う．RTLからのマクロの論理合成方法，自動配 置配線方法，チップレベルの設計方法，DRC/LVS等のレイアウト検証方法を学ぶ．

演習で使うCADツール

論理合成・自動配置配線	Synopsys社Design Compiler, IC Compiler
論理シミュレーション，タイミング解析	Synopsys社Verilog-XL, Primetime等
回路図・レイアウトエディタ:	Virtuoso
ASIC用設計規則検証ツール:	Mentor Graphics社Calibre

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