コースVT: VDEC 環境でのトランジスタレベル設計講習会

日程: 平成30年8月9(木),10(金) 2日間

参加資格: 大学等教育機関に所属の方のみ

定員: 35名程度 (最小催行人数5名)

場所: 東京大学 本郷キャンパス 武田先端知ビル1階セミナー室

講師: 名倉 徹 (福岡大学 教授)

講義内容

1日目
   9:00-10:00 全体説明
  10:00-11:00 環境設定
  11:00-12:30 Virtuoso による回路図エントリー
  13:30-15:00 HSPICE シミュレーション
  15:00-18:00 Virtuoso による階層化設計
2日目
   9:00-11:00 Virtuoso によるレイアウト
  11:00-13:00 Calibre による LVS/DRC とデバッグ
  14:00-15:00 Star-RCXT による RC 抽出
  15:00-16:00 XA による高速 SPICE シミュレーション
  16:00-18:00 IO バッファ、フレームなどの全体設計と検証

講義詳細:

講義題目:	VDEC 環境でのトランジスタレベル設計講習会
講師氏名:	名倉徹 (東京大学 准教授)
概要:	リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。Artist/Composerによる回路図入力、Hspiceによるシミュレーション、Virtuosoによるレイアウト作成、CalibreによるLVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。

演習で使うCADツール

回路図・レイアウトエディタ:	CADENCE社Artist, Composer, Virtuoso
ASIC用設計規則検証ツール:	Mentor Graphics社Calibre
配線容量抽出	Synopsys社HerculesLVS/Star-RCXT

元に戻る