第 7 回 VDEC デザインアワード 応募要項


毎年好評の VDEC デザインアワードですが、今年も引き続き「アイディアコンテスト部門」と「エクストラ部門」を加えた
「デザインアワード部門」との 3 部門制で継続いたします。

VDEC デザインアワード部門:
      [内容] VDEC CAD を利用して試作したチップの中から特に優秀なチップを設計した設計者を選定し、年間で数件程度を
              「VDEC デザインアワード 優秀賞/奨励賞」として表彰いたします。
      [賞品] 優秀賞 3 万円、奨励賞 1 万円 (予定)

アイディアコンテスト部門:
      [内容] IP のシミュレーション等、実際のチップ測定無しでのブロックレベル回路のシミュレーションであっても応募可能です。
                回路のアイディアそのものを発表してください。
      [賞品] VDEC でのローム 0.18um 2.5mm 角チップの無料試作権。ただしパッケージ代は自己負担でお願いします。数名程度。

エクストラ部門:
      [内容] 失敗談、研究室の設計環境の紹介、先生の迷言集と僕等の対応、 等々、アカデミックな内容ではないけれども
                VDEC ユーザにとって有益な情報を発表してください。もちろん、上記2部門にはあてはまらないような
                アカデミックな内容も歓迎です。
      [賞品] VDEC でのローム 0.18um 2.5mm 角チップの無料試作権。ただしパッケージ代は自己負担でお願いします。数名程度。

応募締切:2017 年 5 月 31 日(水) 18:00
応募資格:主に指導教員による推薦。被推薦者は 2017 年 3 月 31 日もしくは応募時点でフルタイムの学生であること。
推薦者は学生を何人推薦しても構わない。チームで設計した場合であっても、担当ブロックを明確にして
個別に推薦してください。内容の既発表/未発表は問いません。
「VDEC CAD を利用して」設計した内容であること (TSMC 等を使った試作でも OK)。
ただし、エクストラ部門はこの限りではありません。
形式:A4 で 1 ページ。pdf 形式。
記入例TeX ファイル
選考委員:VDEC 協力教員
選考方式:1 次選考 -- 選考委員で 20 〜 30 件程度の候補を選択。(5/中発表予定)
2 次選考 & 最終選考 -- 8月もしくは9月に開催予定の VDEC デザイナーズフォーラムにてポスター発表 & 口頭発表し、
     参加者全員および選考委員による重み付き投票により受賞者を決定。
表彰: VDEC デザイナーズフォーラムにて表彰。賞金 (3 万円程度)、賞品 (ローム 0.18um 無料試作権) 有り。
注意事項:印刷物は配布しませんが、NDA を結ばずに公開会場で行います。既発表扱いになる可能性がありますのでご注意ください。
共催:公益財団法人 電気電子情報学術振興財団
東京大学 VLSI Design and Education Center (VDEC)

応募は こちら
(なお、こちらから応募すると自動的に IEEE SSCS Japan Chapter VDEC Design Award にも応募したこととなります。)

今年のデザイナーズフォーラムは 8 月もしくは 9 月に九州大学近郊にて開催予定です。


第 1 回の受賞者は こちらから
第 2 回の受賞者は こちらから
第 3 回の受賞者は こちらから
第 4 回の受賞者は こちらから
第 5 回の受賞者は こちらから
第 6 回の受賞者は こちらから



VLSI Design and Education Center (VDEC) / The University of Tokyo
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