1. CAD利用案内
2. CAD使用方法
3. CAD利用条件
4. CAD申込項目
5. 計算機に対する条件
6. CAD利用覚書のダウンロードとCAD利用申込
7. CAD利用者ML登録
8. CADuserメーリングリストの過去の記事
9. CADライセンスファイル/バイナリ配布
10. CAD利用許可ホスト一覧

本年度のCAD利用申込の初回の申込〆切は平成１８年４月２１日午後５時とし、 それまでにＣＡＤ利用に関する覚書を署名の上、VDECセンター長宛にお送り頂き、 なおかつCADの利用申請をされた方に対して、ライセンスサーバの設定は５月上旬より有効となるように設定する。 ただし、５月中は隔週でサーバの更新を行なう予定であるが、 その後更新する予定はないので、ご了承ください。

更新の申し込みの際には、更新後、利用アドレスの確認を必ず行なって下さい。

また、メディアのリクエストは全てクリアされますので、 メディアが必要な場合には必ず更新後に利用登録のページを再度アクセスしメディアのチェックを 行なって下さい。

なお、４月中は平成１７年度、平成１８年度の登録のいずれでも利用頂けるように設定するが、 ４月中に継続申し込みを頂けない場合、あるいは４月２１日までに覚書をお送り頂けなかった場合には、 ５月以降アクセス制限ファイルに入らなくなり、利用いただけなりますことを御了承下さい。

CAD利用の登録にあたっては、あらかじめセンターが配布したアカウントを用いる必要があります。 まだ登録されていない方は、以下の登録のページを用いて登録してください。 後日アカウントおよびパスワードをお知らせ致します。

VDECにおけるCADの利用、申請者に各ツールをFTPにより配布し、 WAN(Wide Area Network: 俗にインターネットと呼ばれているもの)を利用して、 全国１０箇所の拠点校に設置する ライセンスサーバを参照する事で運用する形態を想定しております。 申し込みに際しては、ホスト名を同時に登録して頂き、それを基にして いずれのライセンスサーバを参照するかを決定し、 ライセンスサーバへのアクセス制限の設定を行います。 同時に、ライセンスサーバを参照する為に必要なライセンスファイルの配布を行います。 なお、ライセンスファイルは、最寄りのライセンスサーバへのアクセス用のライセンス ファイルに加えて、東大VDECのライセンスサーバ用のライセンスファイルも 使用できるようにしておりますので、一方が利用不能な場合に他方を利用するなどを 適宜行なって下さい。

実際のツールの実行はあくまでも登録された計算機上で行うのですが、 ツールの起動毎および使用中の一定期間毎に にライセンスサーバへの認証が行われるため、ネットワークに接続されていない 計算機からの利用は出来ません。

また、学内の事情によりファイアーウオールを経由したアクセスしか認められていない 場合には、CADが利用しているポートのパケットを透過させ、さらにDNS でホストとIPアドレスの 検索が可能である場合に限って使用することが可能となります。

アドレスの検索に関しては .ac.jp を必用条件としておりますが、大学/高専として、 非.ac.jpドメインに移行する場合には、非.ac.jpドメイン利用申請を 行っていただきますようお願い致します。

利用可能な計算機の種類に関しては現在の所 SUN Solaris 8以上 (今後順次上位バージョンへ移行しサポート対象外となっていくものと思われますので および Redhat Linux 7.2以上となっておりますが、 その他の計算機でも使用可能なツールが存在する場合もございますので、 御連絡下さい。ただし、その場合にはサポート等の問題が発生する場合もありますのが御了承下さい。

ライセンス数に関しては、１ワークステーション１ライセンスを原則と 考えておりますが、１ワークステーションで同時に同じツールを複数使用する 事を想定されている場合には、同時に必要なライセンス数を登録するよう お願い致します。このライセンス数の登録に関しては、実際のライセンスの 配分に利用する為、登録ライセンス数を越えて使用されると他のユーザの 利用に支障が起きる場合も予想されますので出来る限り正確な本数を登録 して下さい。また、授業・演習等での利用を想定されている場合、数１０ライセンスが 必要になる場合もあるかと思われますが、授業中のライセンス不足などを防ぐための 対処を行ないますので、授業、演習時間が確定している場合には別途御連絡下さい。

各ツール群の案内はCAD項目 にありますが、簡単に各ツール群に関して紹介致します。

• Cadence社設計ソフトウエア一式 (IC, LDV, ICC, SPR, DSMSE, SOC, SPW)

  ケーデンス社から提供されているソフトウエアは、

  1. 論理記述系(Incisive Unified Simulator:Verilog/VHDL/System-Cのシミュレータ,RTL Compiler/BuildGates:論理合成 etc)
  2. 配置配線系(SoC Encounter for 130n/90n /Silicon Ensemble: スタンダードセルベースの自動配置配線 etc)
  3. フレームワーク／アートワーク系(Composer:スケマティックエディタ, Virtuoso:レイアウトエディタ, Diva:対話型設計検証ツール, Assura/Dracula:設計検証ツール etc)
  4. アナログ設計系（Analog Artist:Digi/Ana混在設計ツール、UltraSim:Full-Chip circuit Simulator etc)
  5. システムレベル設計ツール(SPW)
  の各プロダクトに大別され、それぞれFTPにて配布されます。 ただし、ライセ ンス管理は共通となっております。 VDECでのチップ試作を前提とされている 場合、Dracula は必須となります。 また、Verilog, VHDLの設計記述言語を使 用される場合には(1)が必要です。 スタンダードセルベースの自動設計を行な う場合(2)が必要となります。(ただし現在の所、モトローラP2Lib, ローム 0.6um豊橋版ライブラリのみ対応)

• Synopsys社設計ソフトウエア一式

  現在業界で最も多く使われている論理合成ツール Design Compilerによる VerilogHDL, VHDL記述の合成、FPGAExpressによるFPGA向けの合成（但し、マッ ピングは各社のツール(Altera:MaxPlusII, Xilinx:XACT etc)が必要）VHDLの シミュレータ VSS による論理シミュレーションVDECのチップ試作においてで 動作レベル記述からの設計を行なう場合、全てのファウンドリー向けの論理合 成ライブラリはDesignCompilerを前提としているため、必須のツール群である。 また、大規模なLSIの回路レベルでのシミュレーションによる検証に種に広く 用いられているEPIC社のシミュレーション関係ツール また、スタンダードセルベースの配置配 線を行なうためのツールAstro/Milkyway、回路シミュレータ HSPICE、回路抽出、DRC Herculus、T-CAD: Medici, etc, など 旧Avant!社の提供可能なツール群一式も、本年よりSynopsys社ツール一式で一喝して申請いただくことと致します。 VDECのチップ試作において自動配置配線を行なう場合、 上記(1)Cadence SiliconEnsambleもしくは本ツールが必要となる。 現時点ではVDECの全てのチップ試作において、本ツールに対応したライブラリ の入手が可能。

• MentorGraphics社検証ツール

  現在業界で最も多く使われているMentor社の検証ツール CalibreによるDRC, LVS，xCalibreによる回路抽出が可能．VDECのチップ試作において設計検証を 行う場合，ローム0.35um チップおよび日立製作所0.18um チップの設計に対す るDRC/Extractルールが提供可能．また，SolarisおよびLinux上での動作も確 認できており，非常に高速である。

• Celoxica設計ソフトウエア一式(DK3)

• Agilent ADS/RFDE設計ソフトウエア一式

• Silvaco設計ソフトウエア一式

  今後 90nmの試作のキットが準備される予定となっています。

今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

1. Synopsysツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シノプシス株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Synopsys, Inc."
2. Cadenceツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、日本ケイデンス株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Cadence Design Systems, Inc."
3. Mentorツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、メンター株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Mentor Graphics, Inc."
4. Celoxicaツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、セロクシカ株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Celoxica, Ltd."
5. Agilentツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、アジレント・テクノロジー株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Agilent Technologies Japan, Ltd."
6. Silvacoツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シルバコ・ジャパン株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with SILVACO Japan Inc."

と記載して頂けますようお願い致します。

また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。(サンプル)

VDECのCADメディアに関して、申請後WEBからダウンロードいただけます。

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