1. CAD利用案内
2. CAD使用方法
3. CAD利用条件
4. VDECのアカデミックCADライセンス利用のガイドライン
5. CAD利用覚書のダウンロードとCAD利用申込
6. CAD利用者ML登録
7. CADuserメーリングリストの過去の記事
8. CADライセンスファイル/バイナリ配布
9. CAD利用許可ホスト一覧

お申込の際、利用の覚書の内容を必ずご確認下さい。平成２１年度よ り年度末に1年間の利用者リストを提出していただくことになっております。

平成２２年度のCAD利用申込の初回申込〆切は平成２２年 ４月２０日午後５時とし、それまでにCAD利用に 関する覚書を署名の上、VDECセンター長宛にお送り頂き、なおかつ、CADの利用 申請をされた方に対して、ライセンスサーバの設定(アクセスリストの更 新)は５月１日より有効となります。 ただし、このサーバ設定設定の更新は、５月に隔週 で数回、９月末〜１０月上旬に数回以外には更新しません。ご了承ください。

更新の申し込みの際には、更新後、利用アドレスの確認を必ず行なって下さい。

また、メディアのリクエストは全てクリアされますので、 メディアが必要な場合には必ず更新後に利用登録のページを再度アクセスしメディ アのチェックを 行なって下さい。

４月中は平成２１年度の登録内容も継続して御利用頂けます。４月中に継続 申し込みを頂けない場合、あるいは、期日までに覚書をお送り頂けない場合には、 ５月以降ご利用いただけなくなります。御了承下さい。

卒業生などの過去のCAD利用者については、情報非開示等のCADベンダーとの 契約尊守の観点より、CADuserメーリングリストより除いて頂けますようお願い 致します。

CAD利用の登録にあたっては、あらかじめセンターが配布したアカウントを 用いる必要があります。未登録の方は、以下の登録のページよりご登録ください。 後日アカウントおよびパスワードをお知らせ致します。

VDECにおけるCADの利用は申請者がVDECのWEBを通してツールの申し込みを行 い、WEBからバイナリをダウンロードし、WAN(Wide Area Network: 俗にインター ネットと呼ばれているもの)を利用して、 全国１０箇所の拠点校に設置する ライセンスサーバを参照する事で運用する形態を想定しております。 申し込みに際しては、ホスト名を同時に登録して頂き、それを基にして いずれのライセンスサーバを参照するかを決定し、 ライセンスサーバへのアク セス制限の設定を行います。同時に、ライセンスサーバを参照する為に必要なラ イセンスファイルの配布を行います。なお、ライセンスファイルは、最寄りのラ イセンスサーバへのアクセス用のライセンスファイルに加えて、東大VDECのライ センスサーバ用のライセンスファイルも使用できるようにしておりますので、一 方が利用不能な場合に他方を利用するなどを適宜行なって下さい。

実際のツールの実行はあくまでも登録された計算機上で行うのですが、ツー ルの起動毎および使用中の一定期間毎ににライセンスサーバへの認証が行われる ため、ネットワークに接続されていない計算機からの利用は出来ません。

また、学内の事情によりファイアーウオールを経由したアクセスしか認めら れていない場合には、CADが利用しているポートのパケットを透過させ、さらに DNSでホストとIPアドレスの検索が可能である場合に限って使用することが可能 となります。

アドレスの検索に関しては .ac.jp を必用条件としておりますが、大学/高専 として、非 .ac.jp ドメインに移行する場合には、 非.ac.jpドメイン利用申請を行っていただき ますようお願い致します。

利用可能な計算機の種類に関しては以下のサポート一覧を参照下さい。 古いOSは今後サポート終了となる可能性が高いことをご了承下さい。また新しい OSのサポートは年度途中で可能となる可能性もありますが、同一ライセンスのままで 最新OSで利用が可能になるかは不明であることをご了承下さい。

ライセンス数に関しては、１ワークステーション１ライセンスを原則と 考えておりますが、１ワークステーションで同時に同じツールを複数使用する 事を想定されている場合には、同時に必要なライセンス数を登録するよう お願い致します。このライセンス数の登録に関しては、実際のライセンスの 配分に利用する為、登録ライセンス数を越えて使用されると他のユーザの 利用に支障が起きる場合も予想されますので出来る限り正確な本数を登録 して下さい。また、授業・演習等での利用を想定されている場合、数１０ライセ ンスが必要になる場合もあるかと思われますが、授業中のライセンス不足などを 防ぐための対処を行ないますので、授業、演習時間での利 用の場合には別途御連絡下さい。

1. CAD利用は各大学・高専における教育・研究の範囲に限定する
2. CAD利用はVLSI試作申込を条件とはしない
3. CAD利用申込者は各大学・高専の教員とし、学生からの利用申込は行わない

• Cadence社設計ソフトウエア一式

  Product/Version	Product Name
  INCISIV 9.2	Incisive Enterprise Simulator - XL (旧Incisive Design Team Simulator)
  AES 1.0	Cadence Advanced Encryption Standard-64bit (Site Licence)
  RC 9.1	Encounter RTL Compiler - XL
  RC 9.1	Encounter RTL Compiler - GXL option
  IC5.1.41USR4/IC6.1.4	Virtuoso(R) Schematic Editor XL (旧 Virtuoso(R) Schematic Editor)
  IC6.1.4	Virtuoso(R) schematic composer Verilog(R) Interface
  IC6.1.4	Virtuoso(R) schematic composer VHDL interface
  IC5.1.41USR4/IC6.1.4	Virtuoso(R) Layout Suite - GXL (旧Virtuoso(R) XL Layout editor/Virtuoso(R) Chip Assembly Router)
  IC6.1.4	Virtuoso(R) EDIF 200 reader
  SOC 9.1	Encounter Digital Implementation System XL(旧SOC Encounter - XL)
  SOC 9.1	Encounter Power System XL
  SOC 9.1	Encounter Low Power GXL Option
  SOC 9.1	Encounter Mixed Signal GXL Option
  SOC 9.1	Encounter Advanced Node GXL Option
  SOC 8.1	SOC Encounter - XL
  IC6.1.4	Diva(R) Physical Verification and Extraction Suite
  CONFRML 9.1	Encounter(TM) Conformal - XL (Conformal Ultra)
  CCD 9.1	Encounter Conformal Constraint Designer - XL
  EXT 8.1	Virtuoso QRC Extraction - GXL
  IC6.1.4	Dracula(R) Physical Verification and Extraction Suite
  ASSURA 4.1	Assura(TM) Design Rule Checker
  ASSURA 4.1	Assura(TM) Layout Vs. Schematic Verifier
  PVS 9.1	Cadence(R) Physical Verification System - L
  ETS 8.1	Encounter Library Characterizer - XL
  IC6.1.4	Virtuoso(R) Analog Design Environment - GXL (included 32120/NeoCircuit/DFM)
  IC6.1.4	Cadence(R) OASIS for RFDE
  MMSIM 7.1	Virtuoso Multi-mode Simulation with AP Simulator
  IC6.1.4	Virtuoso(R) Analog HSPICE interface option
  IC6.1.4	Virtuoso(R) Analog Design Environment XL (旧 Virtuoso(R) Specification-driven Environment)
  IC6.1.4	Virtuoso(R) Layout Suite (included NeoCell)

  サポートされているOS、バージョンは以下の通りです。

  Tool/Version	Supprted OS
  INCISIV 9.2	RHEL 4.0(IA32), RHEL 5.0(IA32), RHEL 4.0(x86_64), SLES10(x86_64), SLES11(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  AES 1.0	RedHat 7.2(IA32), Solaris 7(SPARC), AIX 5.1(PPC), 11.0(PA)
  RC 9.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), RHEL 5.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  IC5.1.41USR4	RHEL 2.1(IA32), RHEL 3.0(IA32), RHEL 4.0(IA32), RHEL 3.0(x86_64), RHEL 4.0(x86_64), SLES 9(x86_64), Solaris 8, 9, 10(SPARC), AIX 5.1(PPC), 11.0(PA), 11.i(PA)
  IC6.1.4	RHEL 4.0(IA32), RHEL 4.0(x86_64), RHEL 5.0(x86_64), SLES 10(x86_64), SLES 11(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  SOC 9.1
  SOC 8.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  CONFRML 9.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 10(x86_64), SLES 11(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  CCD 9.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 10(x86_64), SLES 11(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  EXT 8.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 8, 9, 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  ASSURA 4.1	RHEL 3.0(IA32), RHEL 4.0(IA32), RHEL 3.0(x86_64), RHEL 4.0(x86_64), RHEL 5.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 8, 9, 10(SPARC), AIX 5.3(PPC)
  PVS 9.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 10(x86_64), SLES 11(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  ETS 8.1	RHEL 4.0(IA32), RHEL 4.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)
  MMSIM 7.1	RHEL 4.0(IA32), SLES 9(IA32), SLES 10(IA32), RHEL 4.0(x86_64), RHEL 5.0(x86_64), SLES 9(x86_64), SLES 10(x86_64), Solaris 10(SPARC), Solaris 10(x86_64), AIX 5.3(PPC)

• Synopsys社設計ソフトウエア一式

  現在業界で最も多く使われている論理合成ツール Design Compilerによる VerilogHDL, VHDL記述の合成、VHDL/Verilogの シミュレータ VSS による論理 シミュレーションVDECのチップ試作においてで動作レベル記述からの設計を行な う場合、全てのファウンドリー向けの論理合成ライブラリはDesignCompilerを 前提としているため、必須のツール群である。 また、大規模なLSIの回路レベルでのシミュレーションによる検証に種に広く用 いられているシミュレーション関係ツール また、スタンダードセルベースの配 置配線を行なうためのツールAstro/Milkyway、回路シミュレータ HSPICE、回路 抽出、DRC Herculus、T-CAD: Mediciなど旧Avant!社の提供可能なツール群一式 も、Synopsys社ツール一式で一括して申請いただくことと致します。

  Tool	Option
  Astro
  	Astro Basic UDSM Place & Route
  	Astro Interactive Ultra
  	Astro XTaik
  	Astro, Express Tim. Closure Op.
  	Astro, MR 8:8 Node Dlst Rt. Op. Added to 2008 Unlv Program
  Cadabra
  ChipView
  CoreAssembler
  coreBuilder
  CosmosScope
  Custom Designer
  	Custom Designer LE
  	Custom Designer SDL
  	Custom Designer SE
  Custom WaveView (formerly WaveView Analyzer)
  CustomExplorer (formerly SpiceExplorer)
  	SX-ADP Link
  	SX-CDS ENS
  	SX-CDS Link
  	SX-DAIC Link
  	SX-DATA Link
  	SX-JEDAT Link
  CustomSim
  	CustomSim-FT
  DC Ultra
  	HDL Compiler Verilog
  	VHDL Compiler .
  	Design Vision
  	DeslgnWare AMBA SystemC Lib.
  	DesignWare Developer
  	DeslgnWare Library
  	DesignWare System-Level Library
  DFTMAX
  ESP-CV
  Formalitv
  	Formality ESP
  Hercules
  	Hercules DP/MT Add-on
  	Hercules DRC
  	Hercules LVS
  	Hercules VUE Graphical Interface
  HSIM-XL
  	HSIMplus Cadence AA Integration
  	HSIMplus CircultCheck option
  	HSIMplus Digital Co-Sim Interface
  HSPICE
  	HSPICE RF
  IC Compiler
  	IC Compiler Design Planning
  	IC Compiler MR 8:8 Node Dlst Rt. Op
  Innovator S
  Innovator S RT
  JupiterXT
  LEDA Checker
  LEDA Specifier
  Liberty NCX
  Library Compiler
  ModuleCompiler
  Magellan
  MVRC
  MVSIM
  NanoSim
  	NanoSim-ML Mixed Language Option
  	BDC for NanoSlm
  	NanoSim-TX
  	NanoTime
  	NanoTime Ultra Add-on
  PrimeRaii
  PrimeTime SI
  PrimeTime PX Add-On
  PrimeTime VX Add-On
  PioneerNTBwith Vera
  Power Compiler
  Saber
  	Saber Component LibraryAdd-On
  	Saber Harness
  	Saber InspecsAdd-On
  	Saber Runtime
  	Saber Simulator
  	Saber Sketch
  	Saber Template LibraryAdd-On
  SpiceCheck
  StarRC (formerly Star-RCXT)
  	StarRC Inductance Add-on (formerly Star-RCXT Inductance Add-on)
  System Studio
  	System Studio ECC Model Library
  	System Studio Filter Design Tools
  	System Studio RDK
  	System Studio Simulator
  	System Studio Speech Lib
  TCAD Dios
  	TCAD Dios-MC
  	TCAD Dios-PDEF
  	TCAD Dios-SDO
  TCAD-Raphael
  TCAD Sentaurus
  	TCAD Sentaurus Device
  	TCAD Sentaurus Device 3D
  	TCAD Sentaurus Device Advanced
  	TCAD Sentaurus Device Compound
  	TCAD Sentaurus Device DSM
  	TCAD Sentaurus Device EMW
  	TCAD Sentaurus Device Monte Carlo
  	TCAD Sentaurus Device Opto
  	TCAD Sentaurus Device Power
  	TCAD Sentaurus Parallel
  	TCAD Sentaurus PCM Library
  	TCAD Sentaurus PCM Studio
  	TCAD Sentaurus Process
  	TCAD Sentaurus Process 3D
  	TCAD Sentaurus Process Kinetic MC
  	TCAD Sentaurus Structure Editor
  	TCAD Sentaurus Structure Editor 3D
  	TCAD Sentaurus WB Visualization
  	TCAD Sentaurus Workbench
  	TCAD Sentaurus Workbench Advanced
  TCAD-Taurus
  	TCAD-Taurus Device 3D Op.
  	TCAD-Taurus Modeling Environment
  	TCAD-Taurus Process 3D op.
  	TCAD-Taurus-Medici
  	TCAD-Taurus-TSuprem4
  TetraMAX ATPG
  	TetraMAX DSMTest
  	TetraMAX IddQ Test
  VCS
  	VCSMX
  	VCS Verification Librarv

• MentorGraphics社ツール (HEPによる提供)

  現在業界で最も多く使われているMentor社の検証ツールCalibreによるDRC， LVS，xCalibreによる回路抽出が可能。 VDECのチップ試作において設計検証を行う場合，ローム0.18umチップの設計に対 するDRC/Extractルールが提供可能。SolarisおよびLinux上での動作可能。

  1. IC Nanometer Design
     ADiT, Eldo, ADVance MS, CommLib, ICstudio, Design Architect-IC,IC Station, Calibre

     Design Verification & Test

     ModelSim, Questa AFV, FPGA Advantage, Precision Synthesis, Leonardo Spectrum, Design For Test, Seamless Co-Verification, SystemVision System Modeling, Bridgepoint, O-In, Visual Elite

     PCB Expedition

     Expedition Design Capture, Expedition Pinnacle Layout, I/O Designer FPGA Integration, Tau Timing Analysis, Fablink XE Pro, HyperLynx GHz, Quiet Expert , Eldo, DxDesigner

     PCB PADS

     PADS Logic, PADS Layout, PADS Autorouter Eldo, HyperLynx GHz

• Silvaco社ソフトウェアSmartSpice, Guardian

• Agilent ADS/RFDE設計ソフトウエア一式
  ADS(Advanced Design System), GoldenGate
  RFDEもライセンス上は入っている

• シャープ社ソフトウェア BachCシステム

• ASIP Solutions社ソフトウェアASIP Meister

• Synfora社ソフトウェアPICO Express

• TOOL社ソフトウェアLAVIS

• Fastrack社ソフトウェアmspice

今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

1. Synopsysツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シノプシス株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Synopsys, Inc."
2. Cadenceツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、日本ケイデンス株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Cadence Design Systems, Inc."
3. Mentorツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、メンター株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Mentor Graphics, Inc."
4. Agilentツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、アジレント・テクノロジー株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Agilent Technologies Japan, Ltd."
5. Silvacoツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シルバコ・ジャパン株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with SILVACO Japan Inc."
6. Sharpツールを利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シャープ株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Sharp Corpration."
7. 東芝社MeP設計用製品を利用した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、株式会社東芝の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with TOSHIBA Corpration."
8. ASIP Solutionsツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、エイシップ・ソリューションズ株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with ASIP Solutions, Inc."
9. Synforaツールを利用してチップを設計した場合:
   • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、シンフォーラ株式会社の協力で行われたものである。」
   • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Synfora Inc."
10. TOOL社LAVISツールを利用してチップを設計した場合:
    • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、ツール株式会社の協力で行われたものである。」
    • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with TOOL Corporation."
11. Fastrack社mspiceツールを利用してチップを設計した場合:
    • 「本研究は東京大学大規模集積システム設計教育研究センターを通し、Fastrack社の協力で行われたものである。」
    • "This work is supported by VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Fastrack Design Inc."

と記載して頂けますようお願い致します。

また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。(サンプル)

利用申込は以下のリンクより可能です。各CADツールのメディアは申請後WEB からダウンロードいただけます。

• センターのホームへ