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2001年 8/20(月) |
Synopsys Scirocco講習会 |
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申込終了
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2001年 8/21(火)〜8/22(水) |
Synopsys Design Compiler講習会 |
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申込終了
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2001年 8/23(木)〜8/24(金) |
Synopsys TimeMill/PowerMill講習会 |
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申込終了
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2001年 8/27(月)〜8/28(火) |
Avant!講習会 |
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申込終了
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2001年 9/6(木)〜9/7(金) |
Star-HSPICE講習会 |
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申込終了
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2001年 9/10(月) |
Cadence Virtuoso Layout Editor講習会 |
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申込終了
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2001年 9/11(火) |
Cadence Diva講習会 |
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申込終了
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2001年 9/12(水)〜9/13(木) |
Cadence Silicon Ensemble講習会 |
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申込終了
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2001年 9/14(金) |
Cadence Verilog-XL講習会 |
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申込終了
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- 東京大学 大規模集積システム設計教育研究センター 工学部10号館4階 VDEC WSセミナー室
- 東京都文京区弥生2-11-16，電話：03-5841-8902，FAX：03-5841-8910
- VDEC事務室：工学部9号館7階715室
- 40名程度
- 無 料
- 本講習の受講対象者は原則として教職員もしくはその代理の大学院生とします。
- すべてのトレーニングには，UNIX及びX-Windows上での基本操作及びテキストエディタ(viまたはemacs)の熟知が必要となります。
- 各トレーニングコースにおいては，それぞれ専門的な知識を要しますので，下記の各コースの受講対象者の欄をお読み下さい。
- 定員数にかぎりがあるため，同一研究機関や研究室等から複数名の参加を希望される場合は，申込状況によっては参加人数を制限させて頂く場合もありますので御了承下さい。 この場合には別途こちらからご連絡させていただきます．
- CADツールトレーニングの参加費は無料ですが，参加に伴う 交通費，宿泊費等は参加者の負担となりますので御了承下さい。
- 講習内容の詳細につきましては，確定次第ご連絡させていただきますが，当日の時間的な制限で若干変更になることがありますことをご了承ください．
- CAD講習会のテキストやラボデータは，公開可能な物に関してはweb上でVDECユーザのに限定で公開しております．こちらをご覧ください．
Synopsysツールを用いた論理設計
以下のそれぞれのコースは，別枠の申込となります
Scirocco （VHDL Simulator）
開催日程： ８月２０日(月) ：10:00 〜17:00
受講対象： VHDL での設計経験のある方、または同等レベルの知識がある方を対象
講習内容：
- VHDLシミュレータの基本操作
- 効果的なVHDL記述スタイル
- Virsim GUI によるデバッグおよび解析機能
Design Compiler開催日程： ８月２１日(火)、２２日(水） ：10:00〜17:00
受講対象： 論理設計の経験があり，VHDLまたはVerilog-HDLの基礎知識を有する方を対象
講習内容：
- 回路合成・解析ツールの基本操作
- クロック・設計制約の設定
- 階層コンパイル
- 最適化
TimeMill/PowerMill（トランジスタレベル解析）開催日程： ８月２３日(木)、２４日(金) ：10:00 〜17:00
受講対象： トランジスタレベル設計の基本的な知識を備え，SPICEネットリストを理解できる方を対象
講習内容：
- ダイナミック・タイミング及びパワー解析ツールの基本操作
- 必要となる入力データ及び出力データの解説
Avant!ツールを用いたセルベース設計
概要：Milkywayでの配置配線用ライブラリやデザインのセットアップ、自動配置配線コアツールApolloのデザインフローと各フェーズでの機能を講義と実習を通して習得して頂く基本コース．Milkyway Training
開催日程： ８月２７日(月) ：10:00 〜17:00
受講対象： IC 設計の基礎知識を有する方を対象
講習内容：
- データファイルについて
- テクノロジファイルについて
- ライブラリデータ作成方法について
- 実習(Milkyway)
Apollo Training
開催日程： ８月２８日(火) ：10:00 〜17:00
受講対象： IC 設計の基礎知識を有する方を対象
講習内容：
- ネットリスト入力
- フロアプランについて
- 配置機能について
- Clock Tree Synthsisについて
- 配線機能について
- LVS/DRCについて
- データ出力について
- 実習(Apollo)
- Timing Driven概要(インターフェースに関して）
尚、第1日目が早く終了した場合、引き続きApolloの講習を開始する予定．
Avant! Star-HSPICE講習会
受講対象： 電子回路に関する基礎知識を有する方を対象
概要： Star-HSPICE の基本的な機能と回路記述方法を中心に、演習問題を通じてStar-HSPICE の操作までを学習．開催日程： ９月６日(木) ：9:30〜17:00
講習内容：
- HSPICEの概要（HSPICEシミュレーションの位置づけとネットリスト概要）
- 独立電源モデルの記述（記述例の説明）
- 素子モデルの記述（受動素子，能動素子，伝送路素子の記述例の説明）
- 解析タイプの例（主な解析タイプの説明）
- 実行方法（ネットリスト規約やライセンスの説明，実行方法の説明）
- ネットリスト構造（サブサーキット記述，ファイル情報の組み込みなどの説明）
- 出力コマンドの設定（print, probe文等の説明）
- オプションコマンドの説明
開催日程： ９月７日(金) ：9:30〜17:00
講習内容：
- その他の解析オプション（Measure，繰り返し解析，統計解析，最適化の説明）
- その他の使用法（パラメータ設定，モデルセレクタ等の説明）
- 解析方法と非収束問題（基本的な解析アルゴリズムと非収束の原理を説明）
Cadenceツール講習会
以下のそれぞれのコースは，別枠の申込となります
Virtuoso Layout Editor講習会
開催日程： ９月１０日(月) ：9:30〜17:00
概要： Layout Editorの使用方法、Parameterized Cellの概念と作成方法、Stream変換を学習します。
受講対象： UNIXの基礎知識をお持ちの方，X-Window環境の基礎知識をお持ちの方，マスク・パターン設計者の方
講習内容：
- テクノロジー・ファイルの記述方法
- display.drfファイルの使用方法
- Layout Editorの環境/コマンド
- Parameterized Cellの概念/作成方法
- Stream変換方法
Diva講習会
開催日程： ９月１１日(火) ：9:30〜17:00
概要： DRC, ERC, LVS, LPE を行うために必要なルールファイルの記述方法を学習します。
受講対象： viエディタを使用できる方，Virtuoso Layout Editorコースを修了された方
講習内容：
- ツールの実行
- エラーのデバック
- コマンド・プロシージャ
- extractionテクニック
SiliconEnsemble講習会
開催日程： ９月１２日(水)、１３日(木) ：9:30〜17:00
概要： デザイン・フロー、入力データ・フォーマット、配置、配線に関する基本操作を学習します。（ただしタイミング・デザインを除きます）
受講対象： UNIXの基礎知識をお持ちの方， レイアウトの基本概念を理解されている方．
講習内容：
- SEの概要、環境設定、起動方法
- Floorplanning（フロアプラン）
- 入力データ・フォーマット(LEF/DEF)
- QPlace（自動配置）
- CT-Gen（クロック・ツリー自動生成）
- Special Routing（電源配線）
- VSIZE
- Global Routing（概略配線）
- Final Routing（詳細配線）
- Warp Route
- Engineering Change (ECO)
Verilog-XL講習会
開催日程： ９月１４日(金) ： 9:30〜17:00
概要 ： Verilog HDLを使用した回路の構造記述、動作記述の方法とVerilog-XLの実行方法を学習します。
受講対象： UNIXの基礎知識をお持ちの方．論理回路設計，または論理設計CADに従事されている方
講習内容：
- Verilog HDLの基本文法と構成
- SimVision GUI
- 機能記述レベルのモデリング・応用（タスク、ファンクション）
- ゲートレベル・シミュレーション
- ライブラリ・サーチ
- バック・アノテーション
参加申込み
講習会の参加申込みにはVDECにあらかじめ登録されている教官のアカウントが必要です．また，
アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です．ご注意ください