2016年度からのCAD利用分担金についてこちらのリンクをご確認ください(本リンクへのアクセスにはVDECアカウントが必要です。)
CAD利用分担金に関する問い合わせ先は旧VDECセンター長室でございます。
手続きの流れは「利用申請(継続利用も含む)」→「アカウント登録アドレスにメール送付」→「メールの説明に従い重要事項の確認」となります。また、覚書についても、従来通り、ご提出をお願い致します。
お申込の際、利用の覚書の内容を必ずご確認下さい。
年度末に1年間の利用者リストを提出していただくことになっ ております。フォームはここから。
2023年度のCAD利用申込のWEB申込〆切は2023年 5月12日(金)となっていますが、これを過ぎてからの申し込みもWEBにて随時お受けいたします。
ただしこの日程以降ライセンスサーバの更新は最頻でも月一度の不定期となるため、申請から更新までの期間は利用がすぐには開始いただけないことをご了承ください。
更新の申し込みの際には、更新後、利用アドレスの確認を必ず行なって下さい。また、CADuserメーリングリストへの 登録内容もご確認頂きますようお願いいたします。
5月中は 2022年度の登録内容も継続して御利用頂けます。上記の〆切までに、 2023年度の利用申込(覚書の送付を含む)がなされない場合には、6月 1日以降 CADツールがご利用できませんので、ご注意下さい。
この場合、6月 1日を過ぎてからの申し込みもWEBにて随時お受けいたしますが、ライセンスサーバの更新は最頻でも月一度の不定期となるため、申請から更新までの期間は利用がすぐには開始いただけないことをご了承ください。
卒業生などの過去のCAD利用者については、情報非開示等のCADベンダーとの 契約尊守の観点より、CADuserメーリングリストより除いて頂けますようお願い 致します。
CAD利用の登録にあたっては、あらかじめセンターが配布したアカウントを 用いる必要があります。未登録の方は、以下の登録のページよりご登録ください。 後日アカウントおよびパスワードをお知らせ致します。
VDECにおけるCADの利用は申請者がVDECのWEBを通してツールの申し込みを行 い、WEBからバイナリをダウンロードし、WAN(Wide Area Network: 俗にインター ネットと呼ばれているもの)を利用して、 全国10箇所の拠点校に設置する ライセンスサーバを参照する事で運用する形態を想定しております。 申し込みに際しては、ホスト名を同時に登録して頂き、それを基にして いずれのライセンスサーバを参照するかを決定し、 ライセンスサーバへのアク セス制限の設定を行います。同時に、ライセンスサーバを参照する為に必要なラ イセンスファイルの配布を行います。なお、ライセンスファイルは、最寄りのラ イセンスサーバへのアクセス用のライセンスファイルに加えて、東大VDECのライ センスサーバ用のライセンスファイルも使用できるようにしておりますので、一 方が利用不能な場合に他方を利用するなどを適宜行なって下さい。
実際のツールの実行はあくまでも登録された計算機上で行うのですが、ツー ルの起動毎および使用中の一定期間毎ににライセンスサーバへの認証が行われる ため、ネットワークに接続されていない計算機からの利用は出来ません。
また、学内の事情によりファイアーウオールを経由したアクセスしか認めら れていない場合には、CADが利用しているポートのパケットを透過させ、さらに DNSでホストとIPアドレスの検索が可能である場合に限って使用することが可能 となります。
アドレスの検索に関しては .ac.jp を必用条件としておりますが、大学/高専 として、非 .ac.jp ドメインに移行する場合には、 非.ac.jpドメイン利用申請を行っていただき ますようお願い致します。
利用可能な計算機の種類に関しては以下のサポート一覧を参照下さい。 古いOSは今後サポート終了となる可能性が高いことをご了承下さい。また新しい OSのサポートは年度途中で可能となる可能性もありますが、同一ライセンスのままで 最新OSで利用が可能になるかは不明であることをご了承下さい。
ライセンス数に関しては、1ワークステーション1ライセンスを原則と 考えておりますが、1ワークステーションで同時に同じツールを複数使用する 事を想定されている場合には、同時に必要なライセンス数を登録するよう お願い致します。このライセンス数の登録に関しては、実際のライセンスの 配分に利用する為、登録ライセンス数を越えて使用されると他のユーザの 利用に支障が起きる場合も予想されますので出来る限り正確な本数を登録 して下さい。また、授業・演習等での利用を想定されている場合、数10ライセ ンスが必要になる場合もあるかと思われますが、授業中のライセンス不足などを 防ぐための対処を行ないますので、授業、演習時間での利 用の場合には別途御連絡下さい。
Product/Version | Product Name |
---|---|
INCISIV | Incisive Enterprise Simulator - XL |
INCISIV | Incisive Enterprise Manager |
INCISIV | Incisive Software Extensions |
AES | Cadence Advanced Encryption Standard-64bit (Site Licence) |
CTOS | C-to-Silicon Compiler - L |
RC | Encounter RTL Compiler - XL |
RC | Encounter RTL Compiler Low Power Option |
IC | Virtuoso(R) Schematic Editor XL |
IC | Virtuoso(R) Schematic Editor Verilog(R) Interface |
IC | Virtuoso(R) Schematic VHDL Interface |
IC | Virtuoso(R) Layout Suite - GXL |
IC | Virtuoso(R) EDIF 200 Reader |
EDI | Encounter Digital Implementation System XL |
EDI | Encounter Power System XL |
EDI | Encounter Low Power GXL Option |
EDI | Encounter Mixed Signal GXL Option |
EDI | Encounter Advanced Node GXL Option |
EDI | Encounter Stacked Die GXL Option |
IC | Diva(R) Physical Verification and Extraction Suite |
CONFRML | Encounter(TM) Conformal - XL (Conformal Ultra) |
CONFRML | Encounter(R) Conformal Constraint Designer XL |
CONFRML | Encounter Conformal Low Power XL |
PVE | Cadence QRC Extraction - XL |
PVE | Cadence QRC Advanced Analysis GXL Option |
PVE | Cadence QRC Advanced Modeling GXL Option |
IC | Dracula(R) Physical Verification and Extraction Suite |
IC | Assura(TM) Design Rule Checker |
IC | Assura(TM) Layout Vs. Schematic Verifier |
PVE | Cadence(R) Physical Verification System Design Rule Checker XL |
ETS | Encounter Library Characterizer - GXL |
REL ET | Encounter Diagnostics Basic |
REL ET | Option to RC - DFT Architect Basic |
REL ET | Option to RC - DFT Architect Advanced |
REL ET | Encounter True Time ATPG Basic |
REL ET | Encounter True Time ATPG Advanced |
REL ET | Encounter Test Advanced MBIST Option |
REL ET | Encounter Test LBIST Option |
IC | Virtuoso(R) Analog Design Environment XL |
IC | Virtuoso(R) Analog Design Environment - GXL |
IC | Cadence(R) OASIS for RFDE |
MMSIM | Virtuoso Multi-mode Simulation with AP Simulator |
IC | Virtuoso(R) Analog HSPICE Interface Option |
IC | Virtuoso(R) Layout Suite - GXL |
SPB | Allegro PCB Designer |
SPB | Allegro(R) PCB Analog/RF Option |
SPB | Allegro PCB High-Speed Option |
SPB | Allegro(R) PCB SI - XL |
SPB | Allegro(R) Package Designer - L |
ASIS | Allegro Sigrity PI Base |
ASI | Allegro Sigrity SI Base |
ASI | Allegro Sigrity System Serial Link Option |
Tool | Option |
---|---|
Analysis Command Environment | |
BDC for NanoSim | |
CoreAssembler | |
coreBuilder | |
CosmosScope | |
Custom Designer | |
Custom Designer LE | |
Custom Designer SDL | |
Custom Designer SE | |
CustomExplorer (formerly SpiceExplorer) | |
CustomExplorer Ultra | |
SX-ADP Link | |
SX-CDS ENS | |
SX-CDS Link | |
SX-DAIC Link | |
SX-DATA options | |
SX-JEDAT Link | |
CustomSim | |
CustomSim Cadence ADE I/F op. | |
CustomSim CircuitCheck op. | |
CustomSim Digital Co-Sim op. | |
CustomSim-FT | |
DC Ultra | |
HDL Compiler Verilog | |
VHDL Compiler . | |
Design Vision | |
DesignWare Developer | |
DeslgnWare Library | |
DesignWare TLM Library | |
DFTMAX | |
ESP-CV | |
Formality | |
Formality ESP | |
Galaxy Constraint Analyzer | |
HSIM-XL | |
HSIMplus Cadence AA Integration | |
HSIMplus CircuitCheck option | |
HSIMplus Digital Co-Sim Interface | |
HSPICE | |
HSPICE RF | |
IC Compiler | |
IC Compiler Custom Co-Design | |
IC Compiler Design Planning | |
IC Compiler MR 8:8 Node Dist Rt. Op | |
IC Validator/Hercules | |
IC Validator/Hercules DP | |
IC WorkBench Edit/View Plus | |
Library Compiler | |
MVRC | |
MVSIM | |
NanoTime | |
NanoTime Ultra Add-on | |
Pioneer NTB with Vera | |
Power Compiler | |
PrimeRail | |
PrimeTime | |
PrimeTime GCA | |
PrimeTime PX Add-On | |
PrimeTime SI | |
Saber | |
Saber Component Library Add-On | |
Saber Harness | |
Saber Inspecs Add-On | |
Saber Runtime | |
Saber Simulator | |
Saber Sketch | |
Saber Template Library Add-On | |
StarRC (formerly Star-RCXT) | |
StarRC Ultra | |
Synopsys VIP Library | |
System Studio | |
System Studio ECC Model Library | |
System Studio Filter Design Tools | |
System Studio Speech Lib | |
System Studio Simulator | |
TCAD-Raphael | |
TCAD-Taurus-Modici | |
TCAD-Taurus-TSuprem4 | |
TCAD Sentaurus | |
TCAD Sentaurus Device | |
TCAD Sentaurus Device 3D | |
TCAD Sentaurus Device Advanced | |
TCAD Sentaurus Device Compound | |
TCAD Sentaurus Device DSM | |
TCAD Sentaurus Device EMW | |
TCAD Sentaurus Device EMW MPI | |
TCAD Sentaurus Device Monte Carlo | |
TCAD Sentaurus Device Opto | |
TCAD Sentaurus Device Power | |
TCAD Sentaurus Parallel | |
TCAD Sentaurus PCM Library | |
TCAD Sentaurus PCM Studio | |
TCAD Sentaurus Process | |
TCAD Sentaurus Process 3D | |
TCAD Sentaurus Process Kinetic MC | |
TCAD Sentaurus Structure Editor | |
TCAD Sentaurus Structure Editor 3D | |
TCAD Sentaurus Visual | |
TCAD Sentaurus Workbench | |
TCAD Sentaurus Workbench Advanced | |
TetraMAX | |
TatraMAX ATPG | |
TetraMAX DSMTest | |
TetraMAX IddQ Test | |
VCS | |
VCS MX | |
VCS Verification Library | |
Certify | |
Synphony Model Compiler ASIC | |
Synplify Premier DP AV | |
DesignWare TLM Library | |
ARM TLM Library | |
Infineon TLM Library | |
Interconnect RT TLM Library | |
Renesas TLM Library | |
SPW | |
SPW HDS | |
SPW Simulator | |
LTE Library | |
Platform Architect MCO | |
SBL-AMBA2.0 Base Library | |
SBL-AMBA3-AXI Base Library | |
SBL-AMBA4 Base Library | |
SBL-DW-AMBA Base Library | |
Virtualizer | |
Tools for VDK | |
Processor Designer | |
Processor Designer Design Seat | |
PD RTL Option - Enterprise | |
PD Run-Time | |
FineSime | |
FineSim MultiCPU | |
FineSim Pro Analysis Option | |
FineSim Pro FS | |
FineSim Spice | |
FineWave | |
SIS | |
SIS - DFM Extensions | |
SIS - Sign-Off Extensions | |
SIS ACE | |
SIS ACE - Embedded FSim Spice | |
SIS ACE Mem Char - emb FSim Pro | |
SIS ACE-CE Embeded FineSim SPICE | |
SIS ACE-Multi CPU FineSim | |
SiliconSmart | |
SiliconSmart Base | |
SiliconSmart eFineSim SPICE | |
SiliconSmart eFineSim Pro Memory | |
SiliconSmart Variability | |
Quartz | |
Quartz DRC - GDS | |
Quartz DRC Viewer | |
Quartz DRC MCPU4 | |
Quartz DRC PV Seat GDS | |
nAnalyzer | |
nECO | |
Siloti | |
Siloti - Correlation | |
Siloti - Replay | |
Verdi | |
Verdi - Power Aware Debug | |
Verdi - 3 | |
Laker | |
Laker ADP | |
Laker SE | |
Laker Custom Row Placer | |
Laker Custom Digital Router | |
Laker FPD Editor | |
Laker FPD L2 - Adv Flat Panel | |
Laker Blitz - Chip Layout Editor | |
Laker L0 - Viewer | |
Laker L1 - Basic Custom Layout | |
Laker L2 - Std Custom Layout | |
Laker L3 - Adv Custom Layout | |
Laker L4 - Analog Prototyping | |
Laker likeDRC Adv Design Rules |
現在業界で最も多く使われているMentor社の検証ツールCalibreによるDRC, LVS,xCalibreによる回路抽出が可能。 VDECのチップ試作において設計検証を行う場合,ローム0.18umチップの設計に対 するDRC/Extractルールが提供可能。SolarisおよびLinux上での動作可能。
今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。
つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に
と記載して頂けますようお願い致します。
利用申込は以下のリンクより可能です。各CADツールのメディアは申請後WEB からダウンロードいただけます。