平成１１年度ＣＡＤ利用登録の案内

  1. CAD利用案内
  2. CAD使用方法
  3. CAD利用条件
  4. CAD申込項目
  5. 計算機に対する条件
  6. CAD利用申込
  7. CAD利用者ML登録
  8. CADuserメーリングリストの過去の記事
  9. CADライセンスファイル配布

新年度へ向けての切替のため一時的に受付を停止致します。

<本年度のCAD利用申込の初回の申込〆切は４月１５日午前９時とし、 それまでに申込まれたものに関して、ライセンスサーバの設定は ４月２０日より有効となるように設定、新規の場合のメディアの 送付も同様の日程と致します。 平成１０年度に申し込まれている方も利用確認のため、継続申し込みを 行なって頂くことになっております。 継続申し込みをされない場合、利用出来なくなりますのでご注意下さい。>

CADの継続申請のみの場合、メディアの送付は継続されませんので、 継続申請後にメディアのリクエストを行なうようにして下さい。

なお、当初より、運営委員会にて決定されておりましたが、案内が遅れていましたが、 今後、VDECのCADに関して４月および９月のメディア発送以外については、 発送にかかわる実費を申請者に御負担頂くこととなりました。 実費とは、梱包に要する費用＋発送に要する費用で、発送代行の業者からの 請求書により処理頂く形となります。以上御了承下さい。

CAD利用申込

CAD利用の登録にあたっては、あらかじめセンターが配布した アカウントを用いる必要があります。 まだ登録されていない方は、以下の登録のページを用いて登録してください。 後日アカウントおよびパスワードをお知らせ致します。

アカウント登録のページへ

【利用案内】
VDECにおけるCADの利用、申請者に各ツールをCDROM、テープもしくはFTPにより配布し、 WAN(Wide Area Network: 俗にインターネットと呼ばれているもの)を利用して、 全国１０箇所の拠点校に設置する ライセンスサーバを参照する事で運用する形態を想定しております。 申し込みに際しては、ホスト名を同時に登録して頂き、それを基にして いずれのライセンスサーバを参照するかを決定し、 ライセンスサーバへのアクセス制限の設定を行います。 同時に、ライセンスサーバを参照する為に必要なライセンスファイルの配布を行います。 なお、ライセンスファイルは、最寄りのライセンスサーバへのアクセス用のライセンス ファイルに加えて、東大VDECのライセンスサーバ用のライセンスファイルも 使用できるようにしておりますので、一方が利用不能な場合に他方を利用するなどを 適宜行なって下さい。

実際のツールの実行はあくまでも登録された計算機上で行うのですが、 ツールの起動毎および使用中の一定期間毎に にライセンスサーバへの認証が行われるため、ネットワークに接続されていない 計算機からの利用は出来ません。 また、学内の事情によりファイアーウオールを経由したアクセスしか認められていない 場合には、ご相談下さい。

利用可能な計算機の種類に関しては現在の所 SUNSparc SunOS4.1.X (今後順次サポート対象外となっていくものと思われますので、Solaris 2.5.1以降に 載せかえて頂くことをお勧め致します。) Solaris 2.5.1以上(ただし Solaris7での動作保証はまだ) および hpux 10.20以上 となっておりますが、 その他の計算機でも使用可能なツールが存在する場合もございますので、 御連絡下さい。 ただし、その場合にはサポート等の問題が発生する場合もありますのが御了承下さい。

ライセンス数に関しては、１ワークステーション１ライセンスを原則と 考えておりますが、１ワークステーションで同時に同じツールを複数使用する 事を想定されている場合には、同時に必要なライセンス数を登録するよう お願い致します。このライセンス数の登録に関しては、実際のライセンスの 配分に利用する為、登録ライセンス数を越えて使用されると他のユーザの 利用に支障が起きる場合も予想されますので出来る限り正確な本数を登録 して下さい。また、授業・演習等での利用を想定されている場合、数１０ライセンスが 必要になる場合もあるかと思われますが、授業中のライセンス不足などを防ぐための 対処を行ないますので、授業、演習時間が確定している場合には別途御連絡下さい。

各ツール群の案内はCAD項目 にありますが、簡単に各ツール群に関して紹介致します。

  1. Cadence社設計ソフトウエア一式(97B: IC4.43, LDV2.1, SE5.2)
    ケーデンス社から提供されているソフトウエアは、
    1. 論理記述系(Verilog:Verilogのシミュレータ, LeapFlog:Verilog,VHDLシミュレータ, Synergy:論理合成 etc)
    2. 配置配線系(SlilconEnsamble: スタンダードセルベースの自動配置配線, DesignPlanner:フロアプランナー etc)
    3. フレームワーク／アートワーク系(Composer:スケマティックエディタ, Vertuoso:レイアウトエディタ, Diva:対話型設計検証ツール, Artist, Dracula:設計検証ツール)
    の各プロダクトに大別され、それぞれ別個のCDROMにて配布されます。 ただし、ライセンス管理は共通となっております。 VDECでのチップ試作を前提とされている場合、Dracula は必須となりますので、(3)は必ず申し込み下さい。 また、Verilog, VHDLの設計記述言語を使用される場合には(1)が必要です。 スタンダードセルベースの自動設計を行なう場合(2)が必要となります。 (ただし現在の所、モトローラP2Lib, ローム0.6um豊橋版ライブラリのみ対応)
  2. Synopsys社設計ソフトウエア一式(1999.05)
    現在業界で最も多く使われている論理合成ツール Design Compilerによる VerilogHDL, VHDL記述の合成、 FPGAExpressによるFPGA向けの合成（但し、マッピングは各社のツール( Altera:MaxPlusII, Xilinx:XACT etc)が必要）が可能。 また、 VHDLのシミュレータ VSS による論理シミュレーションが可能。 VDECのチップ試作においてで動作レベル記述からの設計を行なう場合、 全てのファウンドリー向けの論理合成ライブラリはDesignCompilerを前提としているため、 必須のツール群である。
  3. Avant!社設計ソフトウエア一式(98.4.0.21)
    Avant!社の提供するソフトウエアのうち、スタンダードセルベースの配置配線を 行なうためのツール。 VDECのチップ試作において自動配置配線を行なう場合、上記(1)Cadence SiliconEnsambleもしくは 本ツールが必要となる。 現時点ではVDECの全てのチップ試作において、本ツールに対応したライブラリの入手が可能。
  4. メンターグラフィック社設計ソフトウエア一式
    中止

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