平成１６年度チップ試作サービスの案内

• VDEC試作サービスによるチップ試作のユーザは大学、高専の教官およびその 監督下の学生、研究員（受託研究員、客員研究員）、研究補佐員 および特別研究員に限定いたします。 所有権の５０％以上が大学、高専教官あるいは国側にあるもの、あるいは それが見込まれるものに限る。
  【許容されないものの例】
  • 民間側で直接設計したもののチップ試作
  • 民間側で基本仕様が作成され、大学・高専へ委託された 設計やチップ試作
  • 民間側の所有する特許やアイデアに基づく設計で、 成果物が民間に返される予定の設計やチップ試作
  その他グレイゾーンと思われるものはVDECで個別に判断致します。
• チップ設計様式はマスクデータ(GDS-II)を用いたフルカスタムインターフェース とし、設計締め切り期限までにセンターの VDECホスト計算機上にて 別途指定する設計データ提出コマンドによる設計チェックが 満たされたデータのみを受け付けることとします。 ただし、提出方法などの詳細に関しては、各設計規則のページを参照頂くとともに、 試作毎に設けられているメーリングリスト上に情報を配送致しますので、 メーリングリストには必ず登録頂けますようお願い致します。
• チップ支払に関しては、国立大学校費、科学研究補助金、委任経理金等に より別途定められた様式の書類をもちい遅滞無く支払いを行って頂くことになります。 但し、 オンセミコンダクタ1.2um第２回試作(２００５年４月設計締切)、 ローム0.35um第４回試作(２００５年１月設計締切)、 日立0.18um第２回試作(２００５年１月設計締切)、 については納品の関係で支払は 平成１７年度になりますので、申し込み、および支払予算に関して注意をお願い致します。 また、本試作は、各ファウンドリーのご厚意で成り立っているところが大きいため、 支払の書類に関して、必ずしも経理上要求される書類が全て発行できない場合が ございます。いずれも東大VDECにおいて支払が可能な最低限の書類は準備してもらっておりますので、各会計担当者と十分連絡をとりあって頂き、状況を理解頂いて 支払を行なっていただけますようお願い致します。特に発注業務を会計が行なわなくてはいけないというところに関しては、試作申し込みの際に各機関の会計担当者の方と十分 お打ち合せ下さい。
• 試作申し込みの方とは別途書類にて個別に簡単な秘密保持契約を 結ばせていただきます。
• 試作申し込みのキャンセルは、原則として設計締切の１カ月前までとします。 キャンセルはchip@vdec.u-tokyo.ac.jp宛にメールにて 行なって下さい。
• パッケージ、ピン数、パッド位置等は設計ルールで指定されます。特に、 パッド位置に関しては、センターの提供するパッドフレームを 変更無く使用して頂く事になります。
• トランジスタのパラメータ等の設計および検証に必要となるデータは 設計規則と合わせてセンターから提供致しますので、 トランジスタパラメータを測定するTEG等をチップ内に独自に設ける 必要はありません。
• チップ試作申込を行なって頂きますと、ホスト計算機のアカウントを発行致します（但し処理は通常月末）。 ホスト計算機の利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 設計、検証などにて御利用下さい。
• チップ試作申込を行なって頂きますと、hspiceを利用できるようにいたします。（但し処理は通常月末）。 hspiceの利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 検証などに御利用下さい。hspiceの利用にあたっては、VDECにて配布しているCAD(cadence など)の 申込の際に登録されている計算機（IPアドレス）により制限を行ないます。またバイナリの配布は Web上でのみとさせていただきます。

• オンセミコンダクタ1.2um, 日立北海セミコンダクター0.5um, 日立0.35um, 日立0.18um, NECバイポーラに関しては代理店を経由していますので、 書類に関して多少の融通は効きますが、オンセミコンダクタに関しては、工場の経理と代理店との間の 契約となっているため、正式な代理店証明の発行は行なえません。多品種の試作を行ない 試作金額が契約が必要となる金額となる場合にはその点を十分にご注意下さい。
• ローム 0.35umに関してはロームの担当部署が書類を発行する形態となっているため、 見積り、請求、納品書以外の書類の発行は行なえません（初回取り引きの際の口座届けなどに 関してはその限りではありません）。また、請求書にはローム側で必ず書類発送の日の日付が入り ますので、一旦VDEC経由での発送に数日要することとなります。書類の発送日などはメールを 通じて連絡致しますが、この点を十分に御留意頂き、また事務官と相談頂き、支払に支障がないことを 確認頂いた上でお申し込み下さい。

試作プロセスにかかわらず、全てのセラミックパッケージ品はパッケージの開封が可能である。

• CMOS 1.2um (オンセミコンダクタ株式会社：旧 日本モトローラ株式会社)

  PolySi: 2層
  メタル配線: 2層
  電源電圧: 5[V]
  

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	34	QFP80	納品サンプル数: セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数
  4.8mm 角	83	QFP160	納品サンプル数: セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数
  7.3mm 角	131	QFP208	納品サンプル数: セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数

  提供可能ライブラリ:

  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompiler, ApolloXO)
  • P2Lib(京大作) (Verilog-XL, DesignCompiler, CellEnsamble)

  ただし、7.3mm角に関しては、設計が4チップ（１ウエハ分）揃わない限り試作ランを行なわない。

  パッケージが変更になる可能性があります。

• CMOS 0.5um (日立北海セミコンダクター株式会社)

  PolySi: 1層
  メタル配線: 3層
  電源電圧: 3.3[V]
  

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	28	DIP48	納品サンプル数 セラミックパッケージ: 10個 ベアチップ: 10チップ以上
  4.8mm 角	76	PGA120(13X13)

  提供可能ライブラリ:

  • 京大P2lib(Verilog-XL, DesignCompiler, CellEnsamble)
  • EXD社ライブラリ(九大／早稲田版) (Verilog-XL, VHDL, DesignCompiler, CellEnsamble, ApolloXO)

  パッケージが変更になる可能性があります。

• CMOS 0.35um ゲートアレイ(株式会社 日立製作所) （固定枠）

  PolySi: 1層
  メタル配線: 5層
  実効ゲート長: 0.27um
  ゲートアレイ基本ゲートを用いたリングオシレータにおけるインバータ遅延(FO=1): 45ps
  電源電圧: 3.3[V]
  

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  5.9mm 角	190	BGA256	下地ゲート数: 143kG(2NAND換算) 納品サンプル数 プラスチックモールド: 10個 ベアチップ: 10チップ

  256W x 9ビット程度までの数種類のメモリマクロの提供可
  本試作は、ゲートアレイのみのとなっております。フルカスタムでの設計は原則として お受けすることが出来ませんが、本プロセスを用いたフルカスタム設計の希望者が 集まった場合には別途試作ランを設けることと致しますので、希望される方は御連絡 下さい。

  提供可能ライブラリ:

  • ゲートアレイ用 (Verilog-XL, DesignCompiler, ApolloGA)

  チップの追加は、50個を単位として、その倍数でお受けすることが可能です。 追加サンプルの価格は 4,700\/LSI(税別) (５０個で235,000)

• CMOS 0.35um (ローム株式会社)

  PolySi: 2層
  メタル配線: 3層
  電源電圧: 3.3[V]
  

  チップ サイズ パッド を含む	パッド 数	信号 ピン 数	パッケージ	備考
  2.4mm 角	60	未定	QFP80	納品サンプル数 セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数
  4.9mm 角	144	未定	QFP160	納品サンプル数 セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数
  9.8mm 角	208	未定	QFP208	納品サンプル数 セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数

  提供可能ライブラリ:

  • Avant!社Passportライブラリ (Verilog-XL, VHDL, DesignCompiler, ApolloXO): メモリー使用可、実レイアウトはブラックボックス、 通常の設計データ提出の２週間前までにデータ提出が必要(パスポートライブラリを使用される場合には事前に御連絡頂く必要があります)
    
    RAM, ROM(マスクROM)は、8bit X 64Word から 16bit X 2kWord まの数種類のサイズに関して同期型、非同期型、２ポートRAMの 提供が可能
  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompiler, ApolloXO)

  　

• CMOS 0.18um(株式会社 日立製作所) （固定枠）

  PolySi: 1層
  メタル配線: 5層
  電源電圧: 1.8[V], 2.5[V], 3.3[V](I/Oのみ)
  

  
  

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.8mm 角	96	QFP160(セラミック仮封止） (オンセミと同一品)	納品サンプル数: セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数
  5.9mm 角	190	BGA256(プラスチック封止） PGA257(セラミック仮封止）	納品サンプル数: プラスチック パッケージ（0もしくは20、提出時に注文） セラミックパッケージ（申込時に注文、提出時に変更可） ベアチップ: 20-パッケージ注文数

  数種類のメモリマクロとPLLマクロを提供可
  

  提供可能ライブラリ:

  • ゲートアレイ用をApollo用に修正したもの (Verilog-XL, DesignCompiler, ApolloII)

• Bipolar 0.6um (NEC化合物デバイス株式会社)
  
  

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.0mm 角	40	QFP80	納品サンプル数: セラミックパッケージ: 10個

• MOSIS CMOS 0.25um (TSMC)
• MOSIS CMOS 0.18um (TSMC)
• MOSIS SiGe 0.5um (IBM)

  詳細についてはVDEC-MOSIS共同チップ試作案内をご覧下さい。

現在の試作の進行状況

• CMOS 1.2um(オンセミコンダクタ：旧 日本モトローラ)
  

  回	試作コード	試作申込開始	試作申込締切	キャンセル期限	設計締切	納品・試作完了	支払
  第０回	MOT03_2			2004/3/1	2004/4/5	2004/7/23	2004年度
  第１回	MOT04_1	2004/4/1	2004/7/5	2004/8/30	2004/10/4	2005/1/21	2004年度
  第２回	MOT04_2	2004/10/4	2005/1/11	2005/2/28	2005/4/4	2005/7/15	2005年度

  
  
• CMOS 0.35um(ローム)
  

  回	試作コード	試作申込開始	試作申込締切	キャンセル期限	設計締切	納品・試作完了	支払
  第１回	RO3504_1	2004/2/12	2004/4/29	2004/5/28	2004/6/28	2004/10/8	2004年度
  第２回	RO3504_2	2004/4/1	2004/6/4	2004/7/23	2004/8/23	2004/12/3	2004年度
  第３回	RO3504_3	2004/4/30	2004/8/2	2004/10/1	2004/11/1	2005/2/18	2004年度
  第４回	RO3504_4	2004/7/30	2004/10/29	2004/12/24	2005/1/31	2005/5/20	2005年度

• CMOS 0.18um(日立) （固定枠）
  

  回	試作コード	試作申込開始	試作申込締切	キャンセル期限	設計締切	納品・試作完了	支払
  第１回	HIT1804_1	2004/2/12	2004/5/19	2004/6/18	2004/7/19	2004/11/12	2004年度
  第２回	HIT1804_2	2004/7/9	2004/10/12	2004/12/10	2005/1/11	2005/5/13	2005年度

• Bipolar 0.6um (NEC) （固定枠）
  

  回	試作コード	試作申込開始	試作申込締切	キャンセル期限	設計締切	納品・試作完了	支払
  第１回	NEC04	2004/4/1	2004/6/25	2004/8/27	2004/9/27	2004/12	2004年度

• VDEC-MOSIS共同試作 TSMC 0.18um CMOS （MOSISコード　CM018　(Mixed Signal) or CL018　(logic))
  
  

  回	試作コード	試作申込開始	試作申込締切	キャンセル期限	設計締切	納品・試作完了	支払
  第１回	MT1804_1	2004/2/13	2004/3/15	2004/3/15	2004/4/5	2004/7	2004年度
  第２回	MT1804_2	2004/4/1	2004/5/1	2004/5/1	2004/6/1	2004/9	2004年度
  第３回	MT1804_3	2004/5/13	2004/6/25	2004/6/25	2004/7/25	2004/10	2004年度
  第４回	MT1804_4	2004/4/20	2004/8/20	2004/8/20	2004/9/20	2004/12	2004年度
  第５回	MT1804_5	2004/6/15	2004/10/15	2004/10/15	2004/11/15	2005/2	2004年度
  第６回	MT1804_6	2004/12/16	2005/2/14	2005/2/14	2005/3/14	2005/6	2005年度
• VDEC-MOSIS共同試作 TSMC 0.25um CMOS （MOSISコード　CM025　(Mixed Signal) or CL025　(logic))　

• VDEC-MOSIS共同試作 IBM0.5um SiGe BiCMOS (MOSIS コード　5AM　(Analog Mixed Signal))

• CMOS 1.2um (日本モトローラ株式会社)

  PolySi: 2層
  メタル配線: 2層
  

  チップサイズ	税抜価格(千円)
  2.3mm 角	66.5
  4.8mm 角	230
  7.3mm 角	451

• CMOS 0.5um (日立北海セミコンダクター株式会社) （固定枠）

  PolySi: 1層
  メタル配線: 2層
  

  チップサイズ	税抜価格(千円)
  2.3mm 角	138
  4.8mm 角	535.9

• CMOS Gatearray 0.35um (株式会社日立製作所) （固定枠）

  PolySi: 1層
  メタル配線: 5層
  

  チップサイズ	税抜価格(千円)
  5.9mm 角 (敷詰 74700BC=143k ゲート相当)	506

• CMOS 0.35um (ローム株式会社)

  PolySi: 2層
  メタル配線: 3層
  

  　　　 　　　

  チップサイズ	税抜価格(千円)
  2.4mm 角	94程度
  4.9mm 角	350程度
  9.8mm 角	1500程度

• CMOS 0.18um (株式会社日立製作所) （固定枠）
  

  PolySi: 1層
  メタル配線: 5層
  

  チップサイズ	税抜価格(千円)
  2.8mm 角	350
  5.9mm 角	1200

• Bipolar 0.6um(NEC化合物デバイズ株式会社) （固定枠）
  

  チップサイズ	税抜価格(千円)
  2.0mm 角	144.5

• VDEC-MOSIS共同チップ試作
  

  チップサイズ	税抜価格(千円)
  面積で注文可能	面積により計算

今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

1. オンセミ CMOS 1.2um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し オンセミコンダクター（株）、日本モトローラ(株)、HOYA(株)、 および京セラ(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with On-Semiconductor, Nippon Motorola LTD., HOYA Corporation, and KYOCERA Corporation."

2. ローム CMOS 0.35um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ローム(株)および凸版印刷(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Rohm Corporation and Toppan Printing Corporation."

3. HITACHI CMOS 0.18um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 株式会社日立製作所および大日本印刷株式会社の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with Hitachi Ltd. and Dai Nippon Printing Corporation."

4. NEC バイポーラ チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し NEC化合物デバイス株式会社の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo in collaboration with NEC Compound Semiconductor Devices, Ltd."

また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。(サンプル)

• CMOS 1.2um (オンセミコンダクタ：旧 日本モトローラ)
  
  

  	状況
  平成15年度 第２回の申込	申込確認
  第１回の申込	申込確認
  第２回の申込	新規申込 申込確認 申込変更 申込取消

• CMOS 0.35um (ローム株式会社)

  	状況
  第１回の申込	申込確認
  第２回の申込	申込確認
  第３回の申込	申込確認
  第４回の申込	新規申込 申込確認 申込変更 申込取消

  
  
  
• CMOS 0.18um （株式会社 日立製作所 固定枠）
  
  

  	状況
  第１回の申込	申込確認
  第２回の申込	申込確認 申込変更 申込取消

• Bipolar 0.6um (NEC化合物) （固定枠）
  
  

  	状況
  第１回の申込	申込確認

  
  

• MOSIS CMOS 0.25um (TSMC)
• MOSIS CMOS 0.18um (TSMC)
• MOSIS SiGe 0.5um (IBM)
  

  	状況
  申込	申込受付中

チップ申込に失敗する場合が見受けられます。申込後には必ず申込確認を行ない、 正しく申し込まれていることをご確認下さい。

チップ試作を申し込むにあたっては、あらかじめセンターが配布した アカウントを用いる必要があります。 まだ登録されていない方は、以下の登録のページを用いて登録してください。 後日アカウントおよびパスワードをお知らせ致します。

• センターのホームへ