試作チップの性能諸現一覧

1. チップ試作および申込条件
2. 試作チップ代金に関して（チップ申込前に必ず読んで下さい）
3. 試作チップの種類
4. 試作日程
5. 試作料金
6. センターからのお願い
7. チップ試作申込
8. LPGA試作に関して

• VDEC試作サービスによるチップ試作のユーザは大学、高専の教官およびその 監督下の学生、研究員（受託研究員、客員研究員）、研究補佐員 および特別研究員に限定いたします。
• チップ試作の利用目的は学部教育および大学院教育研究に限ります。
• 民間との共同研究、受託研究については、文部省の定める共同研究あるいは 受託研究として正式に認められたもので、かつ研究の主体と基本アイデアが 大学、高専側にあるものに限ります。
• 特許の検証あるいは特許取得を前提とした、設計、チップ試作については、 所有権の５０％以上が大学、高専教官あるいは国側にあるもの、あるいは それが見込まれるものに限る。
  【許容されないものの例】
  • 民間側で直接設計したもののチップ試作
  • 民間側で基本仕様が作成され、大学・高専へ委託された 設計やチップ試作
  • 民間側の所有する特許やアイデアに基づく設計で、 成果物が民間に返される予定の設計やチップ試作
  その他グレイゾーンと思われるものはVDECで個別に判断致します。
• チップ設計様式はマスクデータ(GDS-II)を用いたフルカスタムインターフェース とし、設計締め切り期限までにセンターの VDECホスト計算機上にて 別途指定する設計データ提出コマンドによる設計チェックが 満たされたデータのみを受け付けることとします。なお、 平成１１年度から開始する日立のゲートアレイに関してもゲートアレイの 配置配線プログラムを用いて設計が完了したもののみを受け付けることとなっています。
• チップ支払に関しては、国立大学校費、科学研究補助金、委任経理金等に より別途定められた様式(現在準備中) の書類をもちい遅滞無く支払いを行って頂くことになります。 但し、モトローラ第２回試作、ローム06第３回試作、日立第２回試作については納品の関係で支払は 平成１２年度になりますので、申し込み、および支払予算に関して注意をお願い致します。 また、本試作は、各ファウンドリーのご厚意で成り立っているところが大きいため、 支払の書類に関して、必ずしも経理上要求される書類が全て発行できない場合が ございます。いずれも東大VDECにおいて支払が可能な最低限の書類は準備してもらって おりますので、各会計担当者と十分連絡をとりあって頂き、状況を理解頂いて 支払を行なっていただけますようお願い致します。特に発注業務を会計が行なわなくては いけないというところに関しては、試作申し込みの際に各機関の会計担当者の方と十分 お打ち合せ下さい。
• 試作申し込みの方とは別途書類にて個別に簡単な秘密保持契約を 結ばせていただきます。
• 試作申し込みのキャンセルは、原則として設計締切の１カ月前までとします。 キャンセルは vdec@vdec.u-tokyo.ac.jp宛にメールにて 行なって下さい。
• パッケージ、ピン数、パッド位置等は設計ルールで指定されます。特に、 パッド位置に関しては、センターの提供するパッドフレームを 変更無く使用して頂く事になります。
• トランジスタのパラメータ等の設計および検証に必要となるデータは 設計規則と合わせてセンターから提供致しますので、 トランジスタパラメータを測定するTEG等をチップ内に独自に設ける 必要はありません。
• チップ試作申込を行なって頂きますと、ホスト計算機のアカウントを発行致します（但し処理は通常月末）。 ホスト計算機の利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 設計、検証などにて御利用下さい。
• チップ試作申込を行なって頂きますと、hspiceを利用できるようにいたします。（但し処理は通常月末）。 hspiceの利用期間は、試作申込から、チップ納品までとさせていただきますが、その間 検証などに御利用下さい。hspiceの利用にあたっては、VDECにて配布しているCAD(cadence など)の 申込の際に登録されている計算機（IPアドレス）により制限を行ないます。またバイナリの配布は Web上でのみとさせていただきます。

• モトローラ1.2um, 日立北海セミコンダクター0.5um, 日立0.35umに関しては代理店を経由していますので、 書類に関して多少の融通は効きますが、モトローラに関しては、工場の経理と代理店との間の 契約となっているため、正式な代理店証明の発行は行なえません。その点をご注意下さい。
• ローム 0.35um, 0.6um に関してはロームの担当部署が書類を発行する形態となっているため、 見積り、請求、納品書以外の書類の発行は行なえません（初回取り引きの際の口座届けなどに 関してはその限りではありません）。また、請求書にはローム側で必ず書類発送の日の日付が入り ますので、一旦VDEC経由での発送に数日要することとなります。書類の発送日などはメールを 通じて連絡致しますが、この点を十分に御留意頂き、また事務官と相談頂き、支払に支障がないことを 確認頂いた上でお申し込み下さい。

• CMOS 1.2um (日本モトローラ株式会社)
  PolySi: 2層
  メタル配線: 2層
  電源電圧: 5[V]

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	34	QFP80	納品サンプル数 セラミックパッケージ: 7パッケージ以上 ベアチップ: 13チップ以上
  4.8mm 角	83	QFP160	納品サンプル数 セラミックパッケージ: 10パッケージ以上 ベアチップ: 10チップ以上
  7.3mm 角	131	QFP208	納品サンプル数 セラミックパッケージ: 10パッケージ ベアチップ: 10チップ以上

  提供可能ライブラリ:

  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompiler, ApolloXO)
  • P2Lib(京大作) (Verilog-XL, DesignCompiler, CellEnsamble)

  CMOS 0.6um (ローム株式会社)

  PolySi: 2層

  メタル配線: 3層

  電源電圧: 5[V]

  チップ サイズ パッド を含む	搭載可能 ゲート数 目安	信号 ピン 数	パッケージ	備考
  3.96mm 角	27k	80弱	QFP160	納品サンプル数 プラスチックパッケージ: 10個(以上) ベアチップ: 10チップ(以上) （但し希望者には別途 セラミックパッケージの 納品も可（費用別途））
  4.5mm 角	42k	87	QFP160
  9.5mm 角	205k	159	QFP208

  提供可能ライブラリ:

  • Avant!社Passportライブラリ (Verilog-XL, VHDL, DesignCompiler, ApolloXO): メモリー使用可、実レイアウトはブラックボックス、通常の設計データ提出の２週間前までにデータ提出が必要
    
  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompiler, ApolloXO)

  CMOS 0.5um (日立北海セミコンダクター株式会社(旧NTTエレクトロニクス株式会社))

  PolySi: 1層

  メタル配線: 3層

  電源電圧: 3.3[V]

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  2.3mm 角	28	DIP48	納品サンプル数 セラミックパッケージ: 10個 ベアチップ: 10チップ以上
  4.8mm 角	76	PGA120(13X13)

  パッケージが変更になる可能性があります。

  提供可能ライブラリ:

  • 京大P2lib(Verilog-XL, DesignCompiler, CellEnsamble)
  • EXD社ライブラリ(九大／早稲田版) (Verilog-XL, VHDL, DesignCompiler, CellEnsamble, ApolloXO)

  CMOS 0.35um ゲートアレイ(株式会社 日立製作所)

  PolySi: 1層

  メタル配線: 5層

  実効ゲート長: 0.27um

  ゲートアレイ基本ゲートを用いたリングオシレータにおけるインバータ遅延(FO=1): 45ps

  電源電圧: 3.3[V]

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  5.9mm 角	190	BGA256	下地ゲート数: 143kG(2NAND換算) 納品サンプル数 プラスチックモールド: 10個 ベアチップ: 10チップ

  256W x 9ビット程度までの数種類のメモリマクロの提供可
  本試作は、ゲートアレイのみのとなっております。フルカスタムでの設計は原則として お受けすることが出来ませんが、本プロセスを用いたフルカスタム設計の希望者が 集まった場合には別途試作ランを設けることと致しますので、希望される方は御連絡 下さい。

  提供可能ライブラリ:

  • ゲートアレイ用 (Verilog-XL, DesignCompiler, ApolloGA)

  CMOS 0.35um (ローム株式会社) 本年度はテストランのため日程、チップサイズなど変更となる 場合があります。（４月２０日現在チップサイズピン数パッケージは確定）

  PolySi: 2層

  メタル配線: 3層

  電源電圧: 3.3[V]

  チップ サイズ パッド を含む	信号 ピン 数	パッケージ	備考
  4.93mm 角	144(電源込み)	QFP160	納品サンプル数 プラスチックパッケージ: 10個(以上) ベアチップ: 10チップ(以上) （但し希望者には別途 セラミックパッケージの 納品も可（費用別途））
  18mm 角	可能な限り	未定	納品サンプル数: 未定 特に締切は設けず希望に応じて行行なう

  下さい。

  提供可能ライブラリ:

  • Avant!社Passportライブラリ (Verilog-XL, VHDL, DesignCompiler, ApolloXO): メモリー使用可、実レイアウトはブラックボックス、通常の設計データ提出の２週間前までにデータ提出が必要
    
    RAM, ROM(マスクROM)は、8bit X 64Word から 16bit X 2kWord まの数種類のサイズに関して同期型、非同期型、２ポートRAMの 提供が可能
  • EXD社ライブラリ(東大VDEC版) (Verilog-XL, DesignCompiler, ApolloXO)

  LPGA (ソニー株式会社 / 株式会社東洋インキ)

• CMOS 1.2um(モトローラ)

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	平成11年4月1日	平成11年7月5日	平成11年10月4日	平成11年12月27日
  第２回	平成11年10月1日	平成12年1月7日	平成12年4月3日	平成12年6月26日

• CMOS 0.6um(ローム)

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	--	平成11年4月10日	平成11年5月10日	[チップ完成99.11.8]
  第２回	--	平成11年5月24日	平成11年8月23日	[完了 00.2.16]
  第３回	平成11年9月1日	平成11年12月17日	平成12年2月14日	平成12年4月17日

• CMOS 0.5um(日立北海セミコンダクター)

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	--	平成11年4月15日	平成11年6月25日	[完了 00.1.14]
  第２回	平成11年6月1日	平成11年9月3日	平成11年12月3日	平成12年3月13日

• CMOS Gatearray 0.35um(日立)

  回	申込開始	申込〆切	設計〆切	チップ納品
  第１回	--	平成11年7月30日	平成11年8月30日	平成11年10月25日
  第２回	平成11年8月1日	平成11年11月19日	平成12年1月17日	平成12年4月24日

  
  第二回の試作は、とりやめとなりました。御了承下さい。

• CMOS 0.35um(ローム)

  回	申込開始	申込〆切	設計〆切	チップ納品
  テストラン	--	平成11年6月14日	平成11年9月13日	平成11年12月1日

  
  本試作はテストランとなっておりますので日程が変動する場合があります。

• LPGA

• CMOS 1.2um (日本モトローラ株式会社)
  

  チップサイズ	税抜価格(千円)
  2.3mm 角	66.5
  4.8mm 角	230
  7.3mm 角	451

• CMOS 0.6um (ローム株式会社)
  PolySi: 2層
  メタル配線: 3層

  チップサイズ	税抜価格(千円)
  3.2mm 角	160(予定)
  4.5mm 角	240
  9.0mm 角	950

  
  ロームのセラミックパッケージ組み立て（開封可能）は１パッケージあたり3000円程度 となっております。セラミックパッケージの組み立ての希望は、設計申込時に 申請して頂くようになっております。
  支払書類は、チップ試作費と、組み立て代で別々の書類となりますのことを 御了承下さい。
  なお、3.2mm角の試作費用は予定価格で、若干変動する場合がございますことを 御了承下さい。

  CMOS 0.5um (日立北海セミコンダクター株式会社)

  PolySi: 1層

  メタル配線: 2層

  チップサイズ	税抜価格(千円)
  2.3mm 角	150
  4.8mm 角	600

  試作料金は変動する可能性がありますことを御了承下さい。

  CMOS Gatearray 0.35um (株式会社日立製作所)

  PolySi: 1層

  メタル配線: 5層

  チップサイズ	税抜価格(千円)
  5.9mm 角(敷詰 74700BC=143kゲート相当)	506

  CMOS 0.35um (ローム株式会社)

  PolySi: 2層

  メタル配線: 3層

  チップサイズ	税抜価格(千円)
  4.5mm 角	テストランのため未定

  LPGA

今後ともこの活動をもり立てていくために、みなさまの協力 を得て広く内外に宣伝していきたいと考えています。

つきましては本センターを通じて行ったチップ試作結果等を 論文誌・学会などで発表される際には、末尾あるいは脚注等の適当な箇所に

1. NEL CMOS 0.5um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し NTTエレクトロニクス株式会社および大日本印刷株式会社の 協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by NTT Electronics Corporation and Dai Nippon Printing Corporation."

2. 日立北海セミコンダクター CMOS 0.5um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 日立北海セミコンダクター株式会社および大日本印刷株式会社の 協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Hitachi Hokkai Semiconductor Ltd. and Dai Nippon Printing Corporation."

3. モトローラ CMOS 1.2um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 日本モトローラ(株)、大日本印刷(株)、および京セラ(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Nippon Motorola LTD., Dai Nippon Printing Corporation, and KYOCERA Corporation."

4. ローム CMOS 0.6um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ローム(株)および凸版印刷(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Rohm Corporation and Toppan Printing Corporation."

5. HITACHI CMOS 0.35um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し 株式会社日立製作所および大日本印刷株式会社の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Hitachi Ltd. and Dai Nippon Printing Corporation."

6. ローム CMOS 0.35um チップの場合:
   • 「本チップ試作は東京大学大規模集積システム設計教育研究センターを通し ローム(株)および凸版印刷(株)の協力で行われたものである。」
   • "The VLSI chip in this study has been fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by Rohm Corporation and Toppan Printing Corporation."

また、年度末に、VDEC年報のチップ報告書として、簡単なチップの報告書の執筆を依頼 することになっておりますので、よろしくお願い致します。(サンプル)

• CMOS 1.2um

  	状況
  第１回の申込	終了
  第２回の申込	受付終了

  
  

• CMOS 0.6um

  	状況
  第１回の申込	受付終了
  第２回の申込	受付終了
  第３回の申込	受付終了

  
  ロームのセラミックパッケージ組み立て（開封可能）は１パッケージあたり3000円程度 となっております。また、セラミック組み立ては通常のプラスチック組み立てが終了した 後に開始されますので通常はプラスチック組み立て品から若干遅れた納品となります。

• CMOS 0.5um

  	状況
  第１回の申込	受付終了
  第２回の申込	受付終了

• CMOS Gatearray0.35um

  	状況
  第１回の申込	受付終了
  第２回の申込	中止

• CMOS 0.35um

  	状況
  第１回の申込	受付終了

  定数を越えましたので受付を終了させて頂きます。

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