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ライブラリのバグと修正

1. バグの原因と修正
   
   
   1. 検証用のTEGチップに対して，LSIテスタによる検査を行なった結果， すべての組合せ素子 (ラッチとフリップフロッ プ以外のすべてのセル)は，全入力パターンに対して正常 に動作することを確認しました．
      
      
   2. ラッチとフリップフロップ に関しては，LSI テスタによる故障検査の結 果，以下のセルで誤動作を確認しました．
      1. DL (D-latch)
      2. DLP (D-latch, powerd)
      3. DLRP (D-latch with low reset XR, powered)
      4. SDFX (Scan D-flip flop, inverted out)
      5. DLNZP (Tri-state Latch, with active low XG powered)
      6. SDFSRP4 (Scan D-flip flop with low reset XR, low set XS, x4 powered)
      7. DFSRP (D-flip flop with low reset XR, low set XS, powered)
      8. DLNXP4 (D-latch, inverted out, with active low XG, x4 powered)
      9. DLNSRP (D-latch with low reset XR, low set XS, low active XG, powered)
      
      
      
   3. バグの原因は，ライブラリ開発の際に手動でVIAを移動した後，セルのス マッシュ(階層を平坦にする作業)が完全に行なわれていなかったことだと分か りました．VIA を移動させたのは，NEL0.5μmのルールが，ゲート(POLY)のエッ ジにまたがってVIA を打つことを禁止していたためです． 下図のちょうど中心に位置するVIA が手で移動させた後スマッシュが 完全でなかったために，AquariusXO が認識しなかったVIA です． このVIA の左端に接触している配線は論理的には接触してはいけない 配線です． このようにしてバグが発生してしまいました．
      
      
      
      
   4. テスタによる検査および，TEGチップ全体の回路シミュレーションの結果， 誤動作が見つかった上記の９種類のセルのうち ３〜９は，SDFX に接触した一 本の配線が原因で誤動作を起こしたいることが分かりました．つまり，このこ とから次のことがいえます．
      
      
      1. 上記のセルの中には，本来はバグを含んでいない が，バグ入りのセルの巻き添えを食っているセルがある．
      2. 上記のセル以外にも，エラーを引き起こす火種を 持つバグ入りセルが存在する．
         
         
   5. 我々は，DIVAでLVSを実行できる環境を整え，TEG チップに対してLVS を 実行したところ，テストとSPICEシミュレーションにより 見つかったすべてのバグを，LVS により見つけることができました． 我々の準備したLVSの環境が正常であることが確認できました．
      
      
   6. 上記の9個のセルに加えて TIE (信号値をHigh また は Low に固定するための素子) にもバグがあることが分かりました． バグの内容は，AquariusXO が TIEセルに配線してくれないというものです． にもかかわらず，AquariusXO の LVS は No Error を返します．TIEセルのバ グの原因は，詳しくは解明していませんが，TIE1(常にHigh を出力するセル) とTIE0 (常にLow を出力するセル)を新たにつくって対処したところ，上記の エラーを取り除くことができました．
      
      
   7. 次節の バグ事例紹介 に示すチップに対 してDIVAでLVS を実行し，エラーが見つかったセルは，TIEセルを除いてすべ て手動でVIA を移動させたセルにカバーされていることから，バグの原因は VIA を手動で移動させた後，スマッシュが完全に行なわれていなかったという ミスとTIEセルのバグがすべての原因であると，断定しました．
      
      
   8. 手動でVIA を移動させた後スマッシュが完全に行なわれていなかったセ ルは以下に示す通りです．
      
      
      • DL (D-latch)
      • DLP (D-latch, powered)
      • DLSRP (D-latch with low reset XR and low set XS, powered)
      • DLN (D-latch with active low XG)
      • DLNP (D-latch with active low XG, powered)
      • DFX (D-flip flop, inverted out)
      • DFXP (D-flip flop, inverted out, powered)
      • DFR (D-flip flop with low reset XR)
      • DFRP (D-flip flop with low reset XR, powered)
      • DFRP4 (D-flip flop with low reset XR, x4 powered)
      • DFRX (D-flip flop, inverted out with low reset XR)
      • DFRXP (D-flip flop, inverted out with low reset XR, powered)
      • DFRXP4 (D-flip flop, inverted out with low reset XR, x4 powered)
      • SDFX (Scan D-flip flop, inverted out)
      • SDFXP (Scan D-flip flop, inverted out, powered)
      • DLNZ (Tri-state Latch, with active low XG)
      • DLNZP (Tri-state Latch, with active low XG powered)
      • DLNZP4 (Tri-state Latch, with active low XG x4 powered)
   
   
2. バグの事例紹介
   
   
   1. TEG CHIP (九大)
      • DL, DLP, SDFX, DLN, TIE に合計 4箇所のショートと 2箇所の openが見つかりました． mergenet.out
      • エラーの原因となるセルは，18個使用されています．
        
        
   2. CACHE CHIP (九大)
      • DLNP内に合計 1箇所のショートが検出されました． mergenet.out
      • エラーの原因となるセルは，10個使用されています．
        
        
   3. PROCESSOR CHIP (九大)
      • 167セルにショートがあり，そのすべてがDFR内のショートでした． mergenet.out
      • エラーの原因となるセルを369個使用しています．
        
        
   
   
3. 修正ライブラリの検証
   
   
   1. 手動でVIA を移動させたセルのスマッシュを確実に行ないました．
   2. 修正ライブラリの検証のために DIVAでLVS を行なえる環境を整えました．
   3. 修正後のセルライブラリを使ってTEG チップを再設 計したところエラーは検出されませんでした．


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Bug Elimination in the Library

Edited by Tohru Ishihara