SYNOPSYS用の合成用ライブラリ と遅延モデル生成
キャラクタライズの章
で生成した < design name >.lib を用意します.
次にSYNOPSYS のlibrary_compiler を立ちあげます.
%>llibrary_compiler &
READボタンで,< design name >.lib を読み込みます.
同じくlibrary_compilerのWRITEコマンドでSYNOPSYSの合成用ライブラリ を出力します.Library にはEXDLIB を指定し,Format には db を指定 します.< design name >.db が出力されます.
< design name >.db
が生成されます.
次にSYNOPSYSのlibanコマンド(UNIXのコマンドラインから入力)で,< design name >.db を読み込んでVHDL記述の中間フォーマットを出力します.
%>liban -arch FTGS < design name >.db
EXDLIB_FTGS.vhd.E が出力されます.
-arch option はターゲット アーキテクチャのタイミングモデルを指定します.model には次の何れかを指 定します.
FTBM
フルタイミング動作 モデル(デフォルト).
UDSM
単位遅延構造モデル.
FTSM
フルタイミング動作 モデル.
FTGS
フルタイミング最適 化済みゲートレベル・シミュレーションモデル.
VITAL
VITALモデル.
詳しくは,VSS リファレンスマニュアル 2-3 を参照して下さい.
EXDLIB_FTGS.vhd.E
が生成されます.
次にSYNOPSYS のvhdlanコマンドで,上で出力されたVHDL 記述の中間 フォーマットをコンパイルします.
コンパイル時には,ワークディレクトリに .synopsys_vss.setup が必要です.
EXD : ***/***/***/exd_simlib
などのように .synopsys_vss.setup ファイル中に,遅延モデルファ イルを作り込むディレクトリを指定して下さい.
%> vhdlan -w EXD EXDLIB_FTGS.vhd.E
を実行すると,指定したディレクトリにモデルファイルが生成されます.
< cell name >.sim, < cell name >.mra, < cell name >__FTGS.sim,CFG_< cell name >_FTGS.sim
が生成されます.
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Delay Model Genelation
Edited by Tohru Ishihara