コースVT: d.lab-VDEC 環境でのトランジスタレベル設計講習会

日程: 2023年8月31日〜9月1日 2日間
参加資格: 大学等教育機関に所属の方のみ
定員: 35名程度 (最小催行人数5名)
会場: 東京大学d.lab-VDEC
講師: 名倉 徹 (福岡大学 教授)
講義内容
1日目
12:30-13:30 全体説明
13:30-14:30 環境設定
14:30-15:30 Virtuoso による回路図エントリー
15:30-17:00 HSPICE シミュレーション
17:00-19:30 Virtuoso による階層化設計
2日目
9:00-11:00 Virtuoso によるレイアウト
11:00-13:00 Calibre による LVS/DRC とデバッグ
14:00-15:00 Quantus-QRC による RC 抽出
15:00-18:00 IO バッファ、フレームなどの全体設計と検証
講義詳細:
講義題目: d.lab-VDEC 環境でのトランジスタレベル設計講習会
講師氏名: 名倉徹 (福岡大学　教授)
概要: リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。Virtuosoによる回路図入力、 Hspiceによるシミュレーション、Virtuosoによるレイアウト作成、CalibreによるLVS/DRC検証、Quantus-QRC による配線寄生容量抽出、VDEC 指定フレームの利用とIO バッファの配置、の一連のフローを流せるようになることを目的とします。

演習で使うCADツール
Cadence
  • Virtuoso IC618 or 以上
  • QUANTUS-QRC
    • Mentor Graphics
  • Calibre
    • Synopsys
  • CustomWaveView
  • HSPICE

    • 元に戻る