コースVT: d.lab-VDEC 環境でのトランジスタレベル設計

講義内容
1日目
10:00-11:00 全体説明
11:00-12:00 環境設定
13:00-14:30 Virtuoso による回路図エントリー
14:30-16:00 HSPICE シミュレーション
16:00-17:00 Virtuoso による階層化設計
17:00-18:00 Virtuoso によるレイアウト(1)
2日目
10:00-11:00 Virtuoso によるレイアウト(2)
11:00-13:00 Calibre による LVS/DRC とデバッグ
14:00-15:00 Quantus-QRC による RC 抽出
15:00-18:00 IO バッファ、フレームなどの全体設計と検証
講義詳細:
講義題目: d.lab-VDEC 環境でのトランジスタレベル設計講習会
概要: リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。Virtuosoによる回路図入力、 Hspiceによるシミュレーション、Virtuosoによるレイアウト作成、CalibreによるLVS/DRC検証、Quantus-QRC による配線寄生容量抽出、VDEC 指定フレームの利用とIO バッファの配置、の一連のフローを流せるようになることを目的とします。

演習で使うCADツール(オンラインのため，各自で実行環境をご用意下さい)
Cadence
  • Virtuoso IC618 or 以上
  • QUANTUS-QRC
    • Mentor Graphics
  • Calibre
    • Synopsys
  • CustomWaveView
  • HSPICE

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