講習会の参加申込みにはVDECにあらかじめ登録されている教官のアカウントが必要です． また，アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です．ご注意ください
平成１８年度第１回VDEC CAD講習会のご案内
新着情報
本年度第1回のCADツールトレーニングでは，昨年度までと同様に各CADツールベンダーのトレーナの方々にVDECサブセンターにお越ししていただいて，VDECで利用できるCADツールの操作方法等をトレーニングしていただくものです．
本講習会は，VDEC CADユーザでかつLSI設計に関する基礎知識があれば設計経験の有無は問いませんので，奮ってご参加下さいますよう御願いします．尚，ご不明な点がございましたらお手数ですがCADセミナー担当
高木(ktakagi@vdec.u-tokyo.ac.jp)までご連絡ください．
なお、下記の開催時期未定の講習会について、確定次第掲載いたしますが、日程調整はどうしてもうまくできない場合、開催中止の可能性もございます。ご了承下さい。
2006年 7/24(月)〜25(火)
10:00-17:00
2006年 7/26(水)
10:00 - 17:00
2006年 7/27(木)〜28(金)
10:00 - 17:00
2006年 8/1(火)
10:00 - 17:002006年 8/2(水)〜3(木)
10:00 - 17:002006年 8/8(火)
10:00 - 17:002006年 8/10(木)〜11(金)
10:00 - 17:00
2006年 8/21(月)〜22(火)
10:00 - 17:002006年 8/23(水)-25(金)
10:00-17:00
3日間
2006年 8/29(火)
10:00 - 17:00
2006年 9/4(月)〜5(火)
10:00 - 17:00
開催日程 2006年7月24日(月)、25日(火) 10:00-17:00 開催地 東京大学VDEC 定員 ４０名 講師 Cadence社より派遣 概要 フィジカル・バーチャル・プロトタイプ設計ツールである FE の機能的特徴、及び基本的な使用方法を講義、実習を通して学習します。 受講対象 ・(フィジカル)シンセシスツール、配置・配線ツールをお使いの方
開催日程 2006年7月26日(水) 10:00-17:00 開催地 東京大学VDEC 定員 ４０名 講師 Cadence社より派遣 概要 Layout Editor の使用方法、Pcell (Parameterized Cell) の概念と作成方法、Stream 変換を学習します。 受講対象 ・マスク・パターン設計者の方
開催日程 2006年7月27日(木)、28日(金) 10:00-17:00 開催地 東京大学VDEC 定員 ４０名 講師 Cadence社より派遣 概要 Verilog-A による回路記述方法、Artist、若しくはコマンドラインからのシミュレーションの実行方法を学習します。 受講対象 ・Analog Artistの基礎知識をお持ちの方
開催日程 2006年 8/1(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 ４０名 講師 Synopsys社より派遣 概要 論理合成の概要、合成方法、制約の設定方法、階層設計における最適化手法の解説および回路のチューニング方法について解説いたします。 受講対象 ・ 論理設計の経験があり，VHDLまたはVerilog-HDLの基礎知識を有する方を対象 講習内容 ・論理合成の概要
・Design Compilerの使用方法
・クロック、設計制約の設定
・回路の動作環境
・最適化
・階層デザインの最適化
・ACSの使用方法
・チューニング
・演習
開催日程
2006年 8/2(水)〜3(木) 10:00 - 17:00開催地 東京大学VDEC 定員 ４０名 講師 Synopsys社より派遣 概要 自動配置配線ツールAstroのデザインフローをベースに各フェーズでの機能を講義と実習を通して習得して頂く基本コースです。 受講対象 自動配置配線ツールをお使いの方 講習内容 ・ Astroの概要
・ Astroタイミング最適化レイアウトフロー
・ 各入力データ（ネットリスト、タイミング制約）
・ タイミング制約のロードとオプション設定
・ 簡易的なフロアプラン機能（マクロ配置、パッド配置、コア領域）
・ Pre-Place(簡易配置）
・ In-Place（配置）
・ Clock Treeの合成
・ タイミングとスキュー解析
・ Post-Place（配置の改善）
・ CTO クロックの改善
・ クロストークオプションの設定
・ 自動配線と配線後の改善
・ 配線DRCエラーの手動によるクリーンアップとシールド配線
・ ECO処理
・ DRC/LVSチェック
・ データ出力
・ 実習
開催日程 2006年 8/8(火) 10:00 - 17:00 開催地 名古屋大学 IB電子情報館 南棟 2 階 285 号室 (演習室2) (名古屋大学東山キャンパス の 61 番の南側の 5 階建の建物の 2 階) 定員 ２５名
講師 Synopsys社より派遣 概要 トランジスタ・レベルの解析ツールNanoSimの仕組みや使用方法、パワー解析、 タイミング解析などの主要機能について学習します。 受講対象 トランジスタレベル設計の基本的な知識を備えている方、SPICE ネットリストを理解できる方 講習内容 ・NanoSimの起動に必要な入力データと実行後に得られる出力データに関する解説
・オプションなどの解説
・NanoSim のアーキテクチャについての解説
・実習 (ベクタファイルの使用方法、ブロックレベル・パワー解析、期待値比較など)
開催日程 2006年 8/10(木)〜11(金) 10:00 - 17:00 開催地 東京大学VDEC 定員 ４０名 講師 Agilent社より派遣
受講対象 ・ADS シミュレータによる線形・非線形の解析を行なうアナログ/RF 設計者
・ケイデンス社 Artist-CAE Basic コース修了または同等の知識を有する方概要 RF/mixed signal IC 設計プラットフォーム RF Design Environment の操作を学ぶ基礎コースです。
特に RFIC 設計を行なう RF・マイクロ波の技術者向けです。
ADS シミュレータとライブラリのユーザ・インターフェース、最適化、統計解析、さらにシミュレーション前後のさまざまな解析手法を学びます。
開催日程 2006年8月21日(月)、22日(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 ４０名 参加費 無料。但し、講習用テキストを当日販売致します（３７５０円）。 講師 東京大学 先端科学技術研究センター 中村 宏
会津大学 コンピュータ理工学部コンピュータハードウェア学科 斎藤 寛
東京大学 VDEC 藤田 昌宏
東京大学 VDEC 瀬戸 謙修概要 現在、多数の研究開発向けCADツールが主に大学などで開発、提供されてきている。
これらのツールの内、代表的な「パブリックツール」は、多くの実用的 CAD開発や先端CAD研究の基盤として活用されてきており、信頼性・拡張性とも非常に高くなっている。
本講習では、新たに研究を始めようとする人が、どのようにすればこれらのツールが使いこなせるかについて、具体的な演習に重点を置いて解説する。受講対象 初日に講義を行いますので、専門知識は必要ありません。 ツールを使って何かをしたいと考えている方一般を対象としたします。
具体的な例としては、大学学部の電気系、計算機系（あるいは関連分野）の基礎知識があり、システムLSI用CADの研究や開発に携わっている方、または興味のある方。
また、一般にハードウェアやソフトウェアの合成や検証の研究・開発に携わっている方。 これから、システムLSI用CADの研究をはじめたい方。講習内容 1から4の解説を1日目、5の演習を2日目に行う。
1. アーキテクチャ設計支援
SpecCリファレンスコンパイラ や SimpleScalar Tool Setなど、アーキテクチャ設計
支援のための技術とツールの解説
2. 論理合成
論理合成の関する下記の３つのツールに関係した背景知識の解説
多段論理合成ツールSIS
多値二段論理最小化ツールESPRESSO-MV
非同期論理合成ツールPetrify
3. 論理検証
順序回路検証の基礎技術の説明と、下記の２つのツールの解説
順序回路検証ツールVIS
順序回路検証ツールSMV
4. 論理関数処理技術
論理関数を計算機上で効率よく処理する技術の基礎の説明と下記のツールの解説
CUDD、Chaff、論理妥当性判定ツールCVC
5. 演習
1から4で説明したツールのうち、論理合成と論理検証を中心に、実際にいくつかの問題に適用することで、定式化の仕方、ツールの利用法や拡張法を演習として、体験しなが ら学習する
開催日程 2006年9月4日(月)、5日(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名
講師 Sharp社より派遣 概要 C言語記述から回路を自動合成するBachシステムの使用方法について、演習を交えて習得する。 受講対象 講習内容 1. Bach C言語
2. シミュレーション方法
3. 合成方法
4．様々な回路の記述方法
- 並列処理の記述方法
- メモリの使用方法
- パイプライン化等
開催日程 2006年 8/29(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 ４０名 講師 Silvaco社より派遣
概要 STARC 90nm プロセス向け PDK を利用した、Silvaco 社設計ツールのトレーニングを行なう。 講習内容 回路図の作成からシンボルとモデルとの関係、SPICE解析文の設定シミュレーションの実行、波形表示、その他注意点などをGatewayスケマティックエディタ、SmartSpice回路シミュレータを使って演習します。
レイアウト設計・検証ツールでは、STARC 90nm PDK で用意されているPCellライブラリを使用したレイアウト設計作業の進め方と、同じくPDKで用意されている各種検証用ルール・ファイルを用いたDRC、LVS検証の作業手順を、演習を交えて説明します。使用ツール Gateway
SmartSpice
Expert
LISA
Guardian DRC
Guardian LVS
開催日程 2006年 8/23(水)-25(金) 10:00 - 17:00 開催地 東京大学VDEC 定員 １５名（１５チーム） 講師 沖ネットワークエルエスアイ、日本セロックシカより派遣
概要 デジタルメディアSoCのためのプラットフォームMeP (Media embedded Processor)について、 開発キットを用いた実習を行ない学習する。 受講対象 MeP SoC の設計・開発に興味がある方。MeP SoC のチップ試作を検討している方。 講習内容
- MePアーキテクチャ (第1日)
プロセッサアーキテクチャ、インタフェース、コンフィギュレーション、…- MePプログラミング (第1日)
プログラミング基礎、開発環境、関数呼出、機械命令関数、割り込みと例外処理、…- MePアーキテクチャ拡張 (第2日)
ハードウェア拡張設計、設計事例、…- MePのFPGAへの実装 (第3日: 実習)
FPGAボードを用いたMeP開発環境 (シミュレーション、論理合成・検証)、ICE/デバッガの紹介、…今後の予定
- 希望者には、VDEC/東芝の負担で、一定面積のLSIチップ試作の機会が与えられます。
- 第10回 (2007年募集開始) LSI IPデザインアワードに向けて、MeP 技術を用いたデザインに対する東芝 MeP 賞の立ち上げが準備されています。
講習会の参加申込みにはVDECにあらかじめ登録されている教官のアカウントが必要です． また，アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です．ご注意ください
平成17年度第１回CAD講習会のページへ
平成17年度第２回CAD講習会のページへ
| VDEC Homepage | お問い合わせはこちらへ |