| 2011年 3月1日(火)，2日(水) 10:00-17:00 |
Agilent EMpro講習 |
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| 申込み終了 | ||||||||||||||
| 2011年 3月3日(木)，4日(金) 10:00-17:00 |
Cadence Assura-DRC/ERC/LVS/QRC講習会 |
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| 申込み終了 | ||||||||||||||
| 2011年 3月7日(月)-9日(水) 10:00-17:00 |
Cadence SoC-Encounter講習会 |
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| 申込み終了 | ||||||||||||||
| 2011年 3月10日(木)，11日(金) 10:00-17:00 |
Synopsys Design Compiler/Power Compiler講習会 |
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| 申込み終了 |
- 無料。
- 本講習の受講対象者は原則として教職員もしくはその代理の大学院生とします。
- すべてのトレーニングには、UNIX及びX Window System上での基本操作及びテキストエディタ(viまたはemacs)の熟知が必要となります。
- 各トレーニングコースにおいては、それぞれ専門的な知識を要しますので、下記の各コースの受講対象者の欄をお読み下さい。
- 参加受付は先着順ですが、定員に限りがあるため、同一研究機関や研究室等から複数名の参加を希望される場合は，申込状況によっては参加人数を制限させて頂く場合もありますので御了承下さい。 この場合には別途こちらからご連絡させていただきます。
- CADツールトレーニングの参加費は無料ですが、参加に伴う 交通費，宿泊費等は参加者の負担となりますので御了承下さい。
- 講習内容の詳細につきましては、確定次第ご連絡させていただきますが、当日の時間的な制限で若干変更になることがありますことをご了承ください。
- CAD講習会のテキストやラボデータは、公開可能な物に関してはweb上でVDECユーザに限定で公開しております。こちらをご覧ください。
Agilent EMpro講習会
開催日程 2011年3月1日(火)，2日(水) 10:00-17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Agilent 社より派遣 概要 EMPro (ElectroMagnetic Professional)の操作，FEM法(Finite Element Method) / FDTD法(Finite-Difference Time Domain method)の解析手順について学習します． 受講対象 RF,マイクロ波コンポーネントの3次元電磁界解析を行いたい方．
Cadence Assura-DRC/ERC/LVS/QRC講習会
開催日程 2011年3月3日(木)，4日(金) 10:00-17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Cadence 社より派遣 概要 Assuraを用いたDRC，LVS，ERC，QRCの実行方法について学びます． 受講対象 アナログ，ミックスト&カスタム IC 回路設計者の方．
Cadence SoC-Encounter講習
開催日程 2011年3月7日(月)-9日(水) 10:00-17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Cadence 社より派遣 概要 フィジカル・バーチャル・プロトタイプ設計ツールである FE の機能的特徴，及び基本的な使用方法を講義，実習を通して学習します． 受講対象 (フィジカル)シンセシスツール，配置・配線ツールをお使いの方．
Synopsys Design Compiler/Power Compiler講習会
開催日程 2011年3月10日(木)，11日(金) 10:00-17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] VDEC北海道サブセンター 10名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Synopsys 社より派遣 概要 Design Compiler及びPower Compiler を用いた回路設計フローを学習します． 受講対象 論理合成ツールの使用を始めるデジタル設計者の方
参加申込
申込み締め切りました。開催場所により若干可能な場所がありますので、もし、希望が
ありましたら、あらかじめ講習会担当までメールで問い合わせてください。
講習会の参加申込みにはVDECにあらかじめ登録されている教員のアカウントが必要です。
また、アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です。ご注意ください。
その他のリンク
| VDEC Homepage | お問い合わせはこちらへ |