平成22年度第1回VDEC CAD講習会のご案内
新着情報
|
2010年 8月20日(金) 10:00 - 17:00 | Synopsys DesignCompiler 講習会 |
|
| 受付終了
|
2010年 | 8月23日(月),24日(火) 10:00 - 17:00
Synopsys IC Compiler講習会
|
|
|
受付終了
|
2010年 | 8月25日(水)-27日(金) 10:00 - 17:00
Cadence IC61 FrontEnd 講習会
|
|
|
受付終了
|
2010年 | 9月2日(木),3日(金) 10:00 - 17:00
Agilent GoldenGate 講習会
|
|
|
受付終了
|
2010年 | 9月6日(月),7日(火) 10:00 - 17:00
VDEC 環境におけるトランジスタレベル設計 講習会
|
|
|
受付終了
|
2010年 | 9月8日(水) 13:00 - 17:00, 9日(木) 10:00 - 17:00
VDEC EDA 環境におけるデジタル設計手法 講習会
|
|
|
受付終了
|
2010年 | 9月15日(水) 10:00 - 17:00
Synopsys TCAD 講習会
|
|
|
受付終了
|
2009年 | 9月16日(木) 10:00 - 17:00
VDEC SoCテスタ T2000 講習会
|
|
|
受付終了
|
2010年 | 9月21日(火) 10:00 - 17:00
MentorGraphics Calibre 講習会
|
|
|
受付終了
|
2010年 | 9月28日(火)-30日(木) 10:00 - 17:00
Cadence IC61BackEnd 講習会
|
|
|
受付終了
| |
開催日程 2010年8月20日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] VDEC北海道サブセンター 10名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [近畿大学(臨時会場)] 38号館第5情報処理実習室 20名 講師 Synopsys 社より派遣 概要 Design Compiler を用いた ASIC 合成フローを学習します。 受講対象 論理合成ツールの使用を始めるデジタル設計者の方。
開催日程 2010年8月23日(月),24日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] VDEC北海道サブセンター 10名 [東北大学] 未来科学技術共同研究センター(中止)10名[金沢大学] VDEC金沢サブセンター 50名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [広島大学] 工学部第二類 A1-141室 18名 講師 Synopsys 社より派遣 概要 IC Compiler を用いた配置配線設計フローを学習します。 受講対象 スタンダードセルベース自動配置配線による ASIC レイアウト設計者の方。
開催日程 2010年8月25日(水)-27日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター(中止)10名[金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Cadence社より派遣 概要 IC6.1x フロントエンド系 (Analog Design Envirionment) について学びます。 受講対象 アナログ、ミックスト&カスタム IC 回路設計者の方。
開催日程 2010年9月2日(木),3日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Agilent 社より派遣 概要 従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。 受講対象 RF 設計を始める方。これまでADS, RFDEを使用していた方。
開催日程 2010年9月6日(月),7日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 名倉徹 先生 (東京大学) 概要 リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。 Artist/Composer による回路図入力、Hspice によるシミュレーション、Virtuoso による レイアウト作成、Calibre による LVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。 受講対象 ・VDEC環境でトランジスタレベルの設計を行う方。
・各ツールの基本的な使用方法は習得しているものとします。各ツールのトレーニングが必要な方は、この後に行なわれる Synopsys、Cadence の各講習会に参加して下さい。注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2010年9月8日(水) 13:00 - 17:00, 9日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 小林和淑 先生 (京都工芸繊維大学) 概要 ローム0.18umプロセス向け京大ライブラリによるディジタルLSIの設計フローを用いて, LSIを試作するための基礎知識を学習する. Verilog-HDLによるRTL記述, 論理シミュレーション, 論理合成, 自動配置配線, LVS/DRC等のLSI設計の一連の流れを体験し, 実際に提出できるレイアウトデータを作成するところまでを行なう. 論理合成ツールとして, Synopsys社Design Compiler, 自動配置配線ツールとして, Synopsys社IC Compiler, LVS/DRCツールとしてMentor Graphics社Calibre を用いる. 受講対象 ・VDECでディジタルLSIを試作しようとする方. 0.18um以外でも役に立つはずです.
・各ツールの基本的な知識は不要ですが, 各ツールの使い方を懇切丁寧に教えることは致しません.注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2010年9月15日(水) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Synopsys 社より派遣 概要 TCADの概要、メッシュの概念、各ツールの説明及びMOSFETをモチーフとしたプロセス/デバイスシミュレーションを行い、TCADを利用する上で最低限必要な操作を習得します。 使用ツールは、Sentaurus Workbench, Sentaurus Process, Sentaurus Structure Editor, Sentaurus Device, Inspect, Tecplot SVです。 受講対象 初めてTCADを操作する方。コンピュータの基本操作(キーボード入力及びマウス操作)がスムーズに行える事。半導体の基礎知識がある事。
開催日程 2010年9月16日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 8名 講師 小松聡 先生 (東京大学) 概要 東大VDECのSoCテスタT2000を利用するためのテストプログラミングのトレーニングと、T2000実機を利用したLSIテスト方法の解説、デモ、テストの体験により、VDECのLSI試作サービスを利用したLSIチップのテストを行うことができるようになることを目的とします。 受講対象 東大VDECに設置されているSoCテスタを利用してディジタル回路のテストをしようとする方。 特にVDECでのLSIチップ試作サービスを利用したLSIチップのテストを行いたい方。 講習内容
- SoCテスタを利用したLSIテストの基礎知識 (座学)
- T2000を利用したディジタル回路テストのテストプログラミング
- T2000SoCテストシステムの利用方法 (実機を用いた説明、デモ、体験)
- リモート・テスト環境 (実際にVDECに来なくても遠隔地からテストを行う環境)
開催日程 2010年9月21日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [宮崎大学] ?? ??名 講師 Mentor Graphics 社より派遣 概要 LVS, DRC で使用する Calibre の操作について学びます。 今回は特に Calibre Interactive を用いたデバッグ方法に焦点を当てます。 受講対象 レイアウト設計者の方。
開催日程 2010年9月28日(火)-30日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [宮崎大学] ?? ??名 講師 Cadence社より派遣 概要 IC6.1x バックエンド系 (Virtuoso Layout Design Basics, Virtuoso Connectivity-Driven Layout) について学びます。 受講対象 アナログ、ミックスト&カスタム IC マスクパターン設計者の方。
参加申込
講習会の参加申込みにはVDECにあらかじめ登録されている教員のアカウントが必要です。
また、アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です。ご注意ください。
その他のリンク
| VDEC Homepage | お問い合わせはこちらへ |