平成23年度第2回VDEC CAD講習会のご案内
新着情報
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2012年 3月1日(木) 15:00 - 17:00 | Synopsysツール紹介 講習会 |
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2012年 | 3月6日(火) 10:00 - 17:00
Synopsys Prime Time 講習会
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2012年 | 3月9日(金) 10:00 - 17:00
Agilent RFIC Momentum 講習会
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2012年 | 3月13日(火) 10:00 - 17:00
Synopsys TCAD Basic 講習会
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2012年 | 3月19日(月) 10:00 - 17:00
Cadence Assura-QRC 講習会
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2012年 | 3月21日(水)-23日(金) 10:00 - 17:00
Cadence SoC Encounter/EDI 講習会
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2012年 | 3月30日(金) 10:00 - 12:00
Cadence 設計フロー紹介 講習会
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開催日程 2012年3月1日(木) 15:00 - 17:00（時間を修正しました） 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Synopsys 社より派遣 概要 SystemCによるLSI設計法について説明します（SystemC言語によるモデリング、モデルを使用した検証方法）。
受講対象 SystemCベース仮想プラットフォームのモデリングとシミュレーションに興味を持っている方。
開催日程 2012年3月6日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Synopsys 社より派遣 概要 これからPrimeTimeを使用してスタティックタイミング解析（STA）を実施するLSI設計者を対象に、PrimeTimeの起動を含む基本的な使用方法や、PrimeTimeを使用したSTAフローを習得する、演習中心のコースです。STAの一般的で詳細な解説は、本トレーニングの目的ではありません。
受講対象 PrimeTime ユーザーの方（あるいは使用を検討中の方）であればどなたでも受講できます。ただし、Design Compilerを使用しての制約条件・タイミング解析の知識を元にしています。そのため、Design Compilerの使用経験のない方は、Design Compilerのトレーニングを受講されてから本コースに参加なさることをおすすめしております。上記に当てはまらない場合でも、LSIデザインの基礎知識をお持ちでUNIX/Linuxの簡単なコマンド(cd,ls)やvi等のエディタが使用可能な方であれば、受講可能です。
開催日程 2012年3月9日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Agilent 社より派遣 概要 従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。
受講対象 RF 設計を始める方。これまでADS, RFDEを使用していた方。
開催日程 2012年3月13日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Synopsys 社より派遣 概要 TCADの概要、メッシュの概念、各ツールの説明及びMOSFETをモチーフとしたプロセス/デバイスシミュレーションを行い、TCADを利用する上で最低限必要な操作を習得します。
受講対象 初めてTCADを操作する方。コンピュータの基本操作(キーボード入力及びマウス操作)がスムーズに行える事。半導体の基礎知識がある事。
開催日程 2012年3月19日(月) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Cadence 社より派遣 概要 Assura-QRC を使用し、配線の RC 抽出 (Transistor Level) を行う為の基本操作、考え方を学習します。
受講対象 レイアウト設計の経験、知識を有する方。レイアウト検証に関する基礎的な知識を有する方。UNIX / LINUX の基礎的な操作経験、知識を有する方。
開催日程 2012年3月21日(水)-23日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Cadence 社より派遣 概要 フィジカル・バーチャル・プロトタイプ機能によるデザインのプランニング、及びチップのインプリメンテーション機能に関する基本的な使用方法を講義、実習を通して学習します。
受講対象 (フィジカル)シンセシスツール、配置・配線ツールをお使いの方。UNIX / LINUX の基礎的な操作経験、知識を有する方。
開催日程 2012年3月30日(金) 10:00 - 12:00（時間を修正しました） 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [名古屋大学] IB電子情報館南棟2階285号室(演習室2) 30名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 工学部電気系 E6棟 2階 情報処理演習室 50名 [広島大学] 工学部第二類 A1-141室 18名 [長崎大学（臨時会場）] 工学部2号館E-209号室 石塚研究室 6名（要調整） 講師 Cadence 社より派遣 概要 ��. デジタル回路設計フロー概要と Cadence の製品群の紹介 (RTL から GDSII までのデジタル回路設計フローとそのフローを構成する技術の概要とケイデンス製品群の紹介)
受講対象 デジタル回路設計の基礎知識を有する方、デジタル回路設計に携わっている、もしくはこれから携わる予定の方、RTL 設計の知識を有する方。 概要 ��. Cadenceの高位合成ツール C-to-Silicon Compilerの紹介(高位合成ツール C-to-Silicon Compiler の概要紹介。何故、抽象化により設計効率が改善されるか？RTL 設計との違いを明らかにする)
受講対象 高位合成ツールの導入をお考えの方、興味をお持ちの方。 RTL 設計の知識を有する方。
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