第 1 回 IEEE SSCS Japan Chapter VDEC Design Award
5/28 の VDEC デザイナーズフォーラムにて IEEE SSCS Japan Chapter VDEC Design Award 受賞者が決定
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立命館大学 |
古橋康太 |
「ユニーク性を改善した RG-DTM PUF」 | [pdf] |
最終選考に残った 4 名には VDEC デザインアワードを授与しました。
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東北大学 |
徐祖楽 |
「Fractional-N PLL シンセサイザ用 Self-Dithering 方式の開発」 | [pdf] |
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京都大学 |
古田潤 |
「SEU と MCU, SET パルス幅を同時に測定可能なソフトエラー評価回路」 | [pdf] |
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広島大学 |
安田雅浩 |
「高速・低消費電力かつスケーラビリティを有する時間領域連想メモリ回路」 | [pdf] |
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神戸大学 |
水野孝祐 |
「HDTV 解像度実時間動画認識応用 SIFT 特徴量抽出プロセッサ」 | [pdf] |
授賞式の様子
応募は こちらから行いました。
VLSI Design and Education Center (VDEC) / The University of Tokyo
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