平成20年度第1回VDEC CAD講習会のご案内

新着情報

全日程の申込受付を終了しました。多数のお申込ありがとうございました。(2008.9.2)
Xilinxセミナーの会場は東大工学部10号館になりました。(2008.7.30)
申込受付を開始しました。(2008.7.9)
平成20年度第1回 CAD講習会の案内を公開しました。(2008.6.28)

VDEC CAD講習会は、各CADツールベンダーのトレーナの方々にVDECサブセンターにお越ししていただいて、VDECで利用できるCADツールの操作方法等をトレーニングしていただくものです。

本講習会は、VDEC CADユーザでかつLSI設計に関する基礎知識があれば設計経験の有無は問いませんので、奮ってご参加下さいますよう御願いします。尚、ご不明な点がございましたらお手数ですがCAD講習会担当者 (cadsemi＠vdec.u-tokyo.ac.jp)までご連絡ください。

なお、下記の開催時期未定の講習会について、確定次第掲載いたしますが、日程調整はどうしてもうまくできない場合、開催中止の可能性もございます。ご了承下さい。

開催予定日、開催地及び定員：

2008年 8月5日(火) 9:30 - 17:00	Xilinx セミナー	東京大学工学部10号館 4階演習室	30名	1日間	申込受付終了
2008年 8月21日(木),22日(金) 10:00 - 17:00	VDEC EDA 環境におけるデジタル設計手法講習会	東京大学VDEC	40名	2日間	申込受付終了
2008年 8月25日(月),26日(火) 10:00 - 17:00	VDEC 環境におけるトランジスタレベル設計方法講習会	東京大学VDEC	40名	2日間	申込受付終了
2008年 8月27日(水) 10:00 - 17:00	Cadence Artist CAE (Composer) 講習会	東京大学VDEC	40名	1日間	申込受付終了
2008年 8月28日(木),29日(金) 10:00 - 17:00	Cadence Virtuoso Layout Editor 講習会	東京大学VDEC	40名	2日間	申込受付終了
2008年 9月1日(月) 10:00 - 17:00	Synopsys HSIM 講習会	東京大学VDEC	40名	1日間	申込受付終了
2008年 9月3日(水) 10:00 - 17:00	Synopsys Design Compiler 講習会	東京大学VDEC	40名	1日間	申込受付終了
2008年 9月4日(木),5日(金) 10:00 - 17:00	Synopsys IC Compiler 講習会	東京大学VDEC	40名	1日間	申込受付終了
2008年 9月8日(月) 10:00 - 17:00	Cadence RTL Compiler 講習会	東京大学VDEC	40名	1日間	申込受付終了
2008年 9月9日(火),10日(水) 10:00 - 17:00	Cadence SoC Encounter 講習会	東京大学VDEC	40名	2日間	申込受付終了
2008年 9月11日(木),12日(金) 10:00 - 17:00	Agilent GoldenGate 講習会	東京大学VDEC	40名	2日間	申込受付終了

共催講座

2008年
9月1日(月),2日(火)
10:00 - 17:00 エイシップ・ソリューションズ ASIP Meister 講習会
(主催九州大学QUBE、共催東京大学VDEC、協賛大阪大学基礎工学部情報科学科) 大阪大学豊中キャンパス基礎工Ｇ棟 20名 2日間九大QUBEに申込

参加費：
- 無料。
留意事項：
- 本講習の受講対象者は原則として教職員もしくはその代理の大学院生とします。
- すべてのトレーニングには、UNIX及びX Window System上での基本操作及びテキストエディタ(viまたはemacs)の熟知が必要となります。
- 各トレーニングコースにおいては、それぞれ専門的な知識を要しますので、下記の各コースの受講対象者の欄をお読み下さい。
- 定員数にかぎりがあるため、同一研究機関や研究室等から複数名の参加を希望される場合は，申込状況によっては参加人数を制限させて頂く場合もありますので御了承下さい。この場合には別途こちらからご連絡させていただきます。
- CADツールトレーニングの参加費は無料ですが、参加に伴う交通費，宿泊費等は参加者の負担となりますので御了承下さい。
- 講習内容の詳細につきましては、確定次第ご連絡させていただきますが、当日の時間的な制限で若干変更になることがありますことをご了承ください。
- CAD講習会のテキストやラボデータは、公開可能な物に関してはweb上でVDECユーザのに限定で公開しております。こちらをご覧ください。

講習会詳細：

VDEC EDA 環境におけるデジタル設計手法講習会

開催日程 2008年8月21日(木),22日(金) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師小林和淑先生 (京都大学)
概要ローム0.18umプロセス向け京大ライブラリによるディジタルLSIの設計フローを用いて, LSIを試作するための基礎知識を学習する. Verilog-HDLによるRTL記述, 論理シミュレーション, 論理合成, 自動配置配線, LVS/DRC等のLSI設計の一連の流れを体験し, 実際に提出できるレイアウトデータを作成するところまでを行なう.
受講対象 ・VDECでディジタルLSIを試作しようとする方. 0.18um以外でも役に立つはずです.
・各ツールの基本的な知識は不要ですが, 各ツールの使い方を懇切丁寧に教えることは致しません.
注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。

・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。

機密守秘契約(NDA)のページへ

VDEC 環境におけるトランジスタレベル設計方法講習会

開催日程 2008年8月25日(月),26日(火) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師名倉徹先生 (東京大学)
概要リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。 Artist/Composer による回路図入力、Hspice によるシミュレーション、Virtuoso によるレイアウト作成、Calibre による LVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。
受講対象 ・VDEC環境でトランジスタレベルの設計を行う方。
・各ツールの基本的な使用方法は習得しているものとします。各ツールのトレーニングが必要な方は、この後に行なわれる Synopsys、Cadence の各講習会に参加して下さい。
注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。

・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。

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Cadence Artist CAE (Composer) 講習会

開催日程 2008年8月27日(水) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Cadence 社より派遣
概要 Analog Artistの環境設定、およびシミュレーションの実行と解析方法を学習します。
受講対象 Analog 回路設計者、若しくは Mixed Signal 回路設計者の方。

Cadence Virtuoso Layout Editor 講習会

開催日程 2008年8月28日(木),29日(金) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Cadence 社より派遣
概要 Layout Editor の使用方法、Pcell (Parameterized Cell) の概念と作成方法、Stream 変換を学習します。
受講対象 マスクパターン設計者の方。

Synopsys HSIM 講習会

開催日程 2008年9月1日(月) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Synopsys 社より派遣
概要 FastSpice シミュレータ HSIM の使用法を学習する。
受講対象 アナログ/ミックストシグナル設計者の方。

Synopsys Design Compiler 講習会

開催日程 2008年9月3日(水) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Synopsys 社より派遣
概要 Design Compiler を用いた ASIC 合成フローを学習します。
受講対象 論理合成ツールの使用を始めるデジタル設計者の方。

Synopsys IC Compiler 講習会

開催日程 2008年9月4日(木),5日(金) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Synopsys 社より派遣
概要 IC Compiler を用いた配置配線設計フローを学習します。
受講対象 スタンダードセルベース自動配置配線による ASIC レイアウト設計者の方。

Cadence RTL Compiler 講習会

開催日程 2008年9月8日(月) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Cadence 社より派遣
概要論理合成ツール RTL Compiler の基礎を講義、実習を通して実践的に学べます。
受講対象 論理合成ツールをお使いの方。

Cadence SoC Encounter 講習会

開催日程 2008年9月9日(火),10日(水) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Cadence 社より派遣
概要フィジカル・バーチャル・プロトタイプ設計ツールである SoC Encounter (Nano Routeは除く) の機能的特徴、及び基本的な使用方法を講義、実習を通して学習します。
受講対象 (フィジカル)シンセシスツール、配置・配線ツールをお使いの方。

Agilent GoldenGate 講習会

開催日程 2008年9月11日(木),12日(金) 10:00 - 17:00
開催地 東京大学VDEC
定員 40名
講師 Agilent 社より派遣
概要従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。
受講対象 RF 設計を始める方。これまでADS, RFDEを使用していた方。

Xilinx セミナー

開催日程 2008年8月5日(火) 9:30 - 17:00
開催地 東京大学工学部10号館 4階演習室
定員 30名
講師 Xilinx 社より派遣
概要組込み用FPGAボード「SUZAKU-S」を使用し、ソフトCPUコア『MicroBlaze』を採用した基本的なハードウェア/ソフトウェア開発フローを学びます。 FPGAのハードウェア設計とそれをソフトウェアで制御する演習をご用意しております。

FPGAアーキテクチャの仕様説明
SUZAKUシリーズの構造説明
SUZAKU開発ISE編　講義・演習
SUZAKU開発EDK編（ハードウェア/ソフトウェア）　講義・演習
MicroBlaze向け組込みLinux開発概要とデモンストレーション

[共催講座] エイシップ・ソリューションズ ASIP Meister 講習会

(主催九州大学QUBE、共催東京大学VDEC、協賛大阪大学基礎工学部情報科学科)

開催日程 2008年9月1日(月),2日(火) 10:00 - 17:00
開催地 大阪大学豊中キャンパス基礎工Ｇ棟
定員 20名
講師エイシップ・ソリューションズ(株)より派遣
概要特定用途向き命令セットプロセッサ開発環境 ASIP Meister について、演習を交えて学習します。
詳細は九州大学QUBEのシラバス「A-CD1：HW/SWコデザイン技術」をご覧下さい。
受講対象 ・プロセッサ開発、プロセッサアーキテクチャの研究・教育のため、ASIP Meister の利用を予定している方。
・プロセッサアーキテクチャ、プログラミングに関する基礎的な知識をお持ちの方。
※今回の阪大での開催に限り、一般の社会人 (教育機関在籍の教職員を含む) 及び学生が受講できます。
参加申込 シラバス「A-CD1：HW/SWコデザイン技術」の『申し込み』ボタンからお申込み下さい。
その他 ・今回の阪大での開催に限り、VDECにあらかじめ登録されているアカウントは不要です。
・今回の阪大での開催についての問合せ先は、九州大学QUBE (E-mail: qube@slrc.kyushu-u.ac.jp) です。
・尚、従来の「VDEC主催で東京大学VDECにて開催」は来春(2009年3月頃)に予定しています。

参加申込

講習会の参加申込みにはVDECにあらかじめ登録されている教官のアカウントが必要です。
また、アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です。ご注意ください。

その他のリンク

平成19年度第1回CAD講習会のページへ

平成19年度第2回CAD講習会のページへ

VDEC Homepage

お問い合わせはこちらへ

開催日程	2008年8月21日(木),22日(金) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	小林和淑先生 (京都大学)
概要	ローム0.18umプロセス向け京大ライブラリによるディジタルLSIの設計フローを用いて, LSIを試作するための基礎知識を学習する. Verilog-HDLによるRTL記述, 論理シミュレーション, 論理合成, 自動配置配線, LVS/DRC等のLSI設計の一連の流れを体験し, 実際に提出できるレイアウトデータを作成するところまでを行なう.
受講対象	・VDECでディジタルLSIを試作しようとする方. 0.18um以外でも役に立つはずです. ・各ツールの基本的な知識は不要ですが, 各ツールの使い方を懇切丁寧に教えることは致しません.
注意事項	ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。機密守秘契約(NDA)のページへ

開催日程	2008年8月25日(月),26日(火) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	名倉徹先生 (東京大学)
概要	リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。 Artist/Composer による回路図入力、Hspice によるシミュレーション、Virtuoso によるレイアウト作成、Calibre による LVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。
受講対象	・VDEC環境でトランジスタレベルの設計を行う方。・各ツールの基本的な使用方法は習得しているものとします。各ツールのトレーニングが必要な方は、この後に行なわれる Synopsys、Cadence の各講習会に参加して下さい。
注意事項	ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。機密守秘契約(NDA)のページへ

開催日程	2008年8月27日(水) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Cadence 社より派遣
概要	Analog Artistの環境設定、およびシミュレーションの実行と解析方法を学習します。
受講対象	Analog 回路設計者、若しくは Mixed Signal 回路設計者の方。

開催日程	2008年8月28日(木),29日(金) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Cadence 社より派遣
概要	Layout Editor の使用方法、Pcell (Parameterized Cell) の概念と作成方法、Stream 変換を学習します。
受講対象	マスクパターン設計者の方。

開催日程	2008年9月1日(月) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Synopsys 社より派遣
概要	FastSpice シミュレータ HSIM の使用法を学習する。
受講対象	アナログ/ミックストシグナル設計者の方。

開催日程	2008年9月3日(水) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Synopsys 社より派遣
概要	Design Compiler を用いた ASIC 合成フローを学習します。
受講対象	論理合成ツールの使用を始めるデジタル設計者の方。

開催日程	2008年9月4日(木),5日(金) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Synopsys 社より派遣
概要	IC Compiler を用いた配置配線設計フローを学習します。
受講対象	スタンダードセルベース自動配置配線による ASIC レイアウト設計者の方。

開催日程	2008年9月8日(月) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Cadence 社より派遣
概要	論理合成ツール RTL Compiler の基礎を講義、実習を通して実践的に学べます。
受講対象	論理合成ツールをお使いの方。

開催日程	2008年9月9日(火),10日(水) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Cadence 社より派遣
概要	フィジカル・バーチャル・プロトタイプ設計ツールである SoC Encounter (Nano Routeは除く) の機能的特徴、及び基本的な使用方法を講義、実習を通して学習します。
受講対象	(フィジカル)シンセシスツール、配置・配線ツールをお使いの方。

開催日程	2008年9月11日(木),12日(金) 10:00 - 17:00
開催地	東京大学VDEC
定員	40名
講師	Agilent 社より派遣
概要	従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。
受講対象	RF 設計を始める方。これまでADS, RFDEを使用していた方。

開催日程	2008年8月5日(火) 9:30 - 17:00
開催地	東京大学工学部10号館 4階演習室
定員	30名
講師	Xilinx 社より派遣
概要	組込み用FPGAボード「SUZAKU-S」を使用し、ソフトCPUコア『MicroBlaze』を採用した基本的なハードウェア/ソフトウェア開発フローを学びます。 FPGAのハードウェア設計とそれをソフトウェアで制御する演習をご用意しております。 FPGAアーキテクチャの仕様説明 SUZAKUシリーズの構造説明 SUZAKU開発ISE編　講義・演習 SUZAKU開発EDK編（ハードウェア/ソフトウェア）　講義・演習 MicroBlaze向け組込みLinux開発概要とデモンストレーション

開催日程	2008年9月1日(月),2日(火) 10:00 - 17:00
開催地	大阪大学豊中キャンパス基礎工Ｇ棟
定員	20名
講師	エイシップ・ソリューションズ(株)より派遣
概要	特定用途向き命令セットプロセッサ開発環境 ASIP Meister について、演習を交えて学習します。詳細は九州大学QUBEのシラバス「A-CD1：HW/SWコデザイン技術」をご覧下さい。
受講対象	・プロセッサ開発、プロセッサアーキテクチャの研究・教育のため、ASIP Meister の利用を予定している方。・プロセッサアーキテクチャ、プログラミングに関する基礎的な知識をお持ちの方。 ※今回の阪大での開催に限り、一般の社会人 (教育機関在籍の教職員を含む) 及び学生が受講できます。
参加申込	シラバス「A-CD1：HW/SWコデザイン技術」の『申し込み』ボタンからお申込み下さい。
その他	・今回の阪大での開催に限り、VDECにあらかじめ登録されているアカウントは不要です。・今回の阪大での開催についての問合せ先は、九州大学QUBE (E-mail: qube@slrc.kyushu-u.ac.jp) です。・尚、従来の「VDEC主催で東京大学VDECにて開催」は来春(2009年3月頃)に予定しています。