平成20年度第2回VDEC CAD講習会のご案内
新着情報
VDEC CAD講習会は、各CADツールベンダーのトレーナの方々にVDECサブセンターにお越ししていただいて、VDECで利用できるCADツールの操作方法等をトレーニングしていただくものです。
本講習会は、VDEC CADユーザでかつLSI設計に関する基礎知識があれば設計経験の有無は問いませんので、奮ってご参加下さいますよう御願いします。ただし、開催場所のファシリティなどの制約がございますので、基本的に先着順で希望調整をいたします。また、できるだけたくさんの研究グループの参加が可能となるようにするために、受講希望人数が多い場合には、研究グループ間での人数調整をいたしますので、ご了承ください。
また、最近では、CAD講習会を申し込んだにも関わらず、当日に無断欠席されるケースが見受けられます。できるだけたくさんの方が参加できるように人数調整しておりますので、原則１週間前までには下記、CAD講習会担当者に連絡し、無断欠席は決してされませんようにお願いします。
無断欠席された場合には、登録教員アカウントのメールアドレスに、ご連絡させていただくと共に、今後のCAD講習会参加人数調整の際に、考慮される可能性がありますのでご注意ください。
下記の開催時期未定の講習会については、確定次第掲載いたしますが、日程調整はどうしてもうまくできない場合、開催中止の可能性もございます。ご了承下さい。
尚、ご不明な点がございましたらお手数ですがCAD講習会担当者 (cadsemi＠vdec.u-tokyo.ac.jp)までご連絡ください。
| 2009年 3月2日(水), 3(火) 10:00 - 17:00 |
25名 | 2日間 | 終了 | ||
| 2009年 3月4日(水),5日(木) 10:00 - 17:00 |
東京大学VDEC | 40名 | 2日間 | 終了 | |
| 2009年 3月6日(金) 10:00 - 17:00 |
オンライン開催 | 40名 | 1日間 | 終了 | |
| 2009年 3月10日(火) 10:00 - 17:00 |
東京大学VDEC | 40名 | 1日間 | 終了 | |
| 2009年 3月11日(水) 10:00 - 17:00 |
東京大学VDEC | 40名 | 1日間 | ★開催中止★ | |
| 2009年 3月12日(木),13(金) 10:00 - 17:00 |
広島大学 | 18名 | 2日間 | 終了 | |
| 2009年 3月16日(月),17日(火) 10:00 - 17:00 |
エイシップ・ソリューションズ ASIP Meister 講習会 |
大阪大学豊中キャンパス基礎工Ｇ棟 | 20名 | 2日間 | 終了 |
| 2009年 3月24日(火) 10:00 - 17:00 |
東京大学VDEC | 40名 | 1日間 | 終了 | |
| 2009年 3月25日(水),26日(木) 10:00 - 17:00 |
東京大学VDEC | 40名 | 2日間 | 終了 |
開催日程 2009年3月2日(水),3(火) 10:00 - 17:00 開催地 名古屋大学 定員 25名 講師 Cadence 社より派遣 概要 フィジカル・バーチャル・プロトタイプ 設計ツールである FE の機能的特徴、及び基本的な使用方法を講義、実習を通して学習します。
受講対象 （フィジカル）シンセシスツール、配置・配線ツールをお使いの方。
注意事項
開催日程 2009年3月4日(水),5日(木) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名 講師 Cadence 社より派遣 概要 Verilog HDL を使用した回路の構造記述、動作記述の方法と、NC-Verilogの実行方法を学習します。
受講対象 論理回路設計、または論理設計CADに従事されている方。
注意事項
開催日程 2009年3月6日(金) 10:00 - 17:00 開催地 オンライン開催 定員 40名 講師 Synopsys 社より派遣 概要 VCSの基礎トレーニング，SystemVerilog Assertion(SVA)およびSystemVerilogテストベンチ(SVTB)の概要，トレーニングデータを使った自主実習。
受講対象 Verilog HDL，およびVCSの使用を始めるデジタル設計者の方。
注意事項 今回，新たな試みとしてVCS/SystemVerilog講習会は完全オンライン講習といたします。以下の様な流れに沿って各自でトレーニングをして頂きます。講習会会場を用意致しませんのでご了承ください。
- 受講者はvcsとsystemverilogのテキスト(pdf) とラボデータを取得
- 受講者は各自でトレーニング
- 質問事項を CADuser に投げる。Subject は「SystemVerilog講習会」とする
- 質問受付期間最終日(2/22)に、担当者が質問を取り纏めシノプシスに送付 。
- シノプシス講師の返答が来たら (2/28)、それを CADuser に投げる。
- MLおよび講師からの返答で問題が解決できない場合のみ電話相談を受け付ける。希望者はその趣旨を CADuser に投げ、承認を得る。 (3/4 まで)
- 担当者が、電話相談のスケジュール
（○時○分〜△時△分 ××大学○○君 電話番号 03-xxxx-xxxx）を作成。- 3/6 は Synopsys 講師が、各研究室に電話をかけて質問に対応する。
- 上記の様に完全オンライン講習で行いますので、東大VDECでは講習会を開催しないのでご注意ください。
- 尚、オンライン講習の詳細につきましては、受講者に直接メールなどでご案内する予定です。しばらくお待ちください。
開催日程 2009年3月10日(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名 講師 Synopsys 社より派遣 概要 Design Compiler を用いた ASIC 合成フローを学習します。
受講対象 論理合成ツールの使用を始めるデジタル設計者の方。
注意事項
開催日程 2009年3月11日(水) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名 講師 アジレント・テクノロジー(株)より派遣
概要 RFIC-Momentumの基礎およおびCadence Virtuoso環境における基本操作。
受講対象 Momentumの使用を始めるRF回路設計者の方。
注意事項
開催日程 2009年3月12日(木),13(金) 10:00 - 17:00 開催地 広島大学 ナノデバイス・バイオ融合科学研究所（工学部第二類 A1棟） 定員 18名 講師 Cadence 社より派遣
概要 Assura DRC,ERC,LVSと、QRC Transistor-Level Extraction環境設定、および実行方法について学習します。
受講対象 Analog 回路設計者、若しくは Mixed Signal 回路設計者の方。
注意事項 講習会実施日が、後期日程の大学入学試験と重なっているため、構内通行証を発行します。詳細は申込者に別途ご連絡します。
(主催 東京大学VDEC、協賛 大阪大学基礎工学部情報科学科)
開催日程 2009年3月16日(月),17日(火) 10:00 - 17:00 開催地 大阪大学豊中キャンパス基礎工Ｇ棟 定員 20名 講師 エイシップ・ソリューションズ(株)より派遣 概要 特定用途向き命令セットプロセッサ開発環境 ASIP Meister について、演習を交えて学習します。
詳細は九州大学QUBEのシラバス「A-CD1：HW/SWコデザイン技術」をご覧下さい。受講対象 プロセッサ開発、プロセッサアーキテクチャの研究・教育のため、ASIP Meister の利用を予定している方。
・プロセッサアーキテクチャ、プログラミングに関する基礎的な知識をお持ちの方。注意事項
開催日程 2009年3月24日(火) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名 講師 Synopsys 社より派遣 概要 Star-RCXTの RC ネット抽出機能の概要，Star-RCXTのオペレーションフローの概要，Star-RCXTのオペレーションコマンドセットの概要，トレーニングデータを使った実習。
受講対象 Star-RCXTを用いレイアウトのRC抽出を始められる方。
注意事項
開催日程 2009年3月25日(水),26日(木) 10:00 - 17:00 開催地 東京大学VDEC 定員 40名 講師 Synopsys 社より派遣 概要 IC Compiler を用いた配置配線設計フローを学習します。
受講対象 スタンダードセルベース自動配置配線による ASIC レイアウト設計者の方。
注意事項
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