平成29年度第2回VDEC CAD講習会のご案内

開催予定日、開催地及び定員：

2018年 3月8日(木) 10:00 - 17:00 3月9日(金) 10:00 - 17:00	Cadence Innovus 講習会	東京大学VDEC	20名	受付中


		金沢大学VDEC	20名


		大阪大学VDEC	20名
		広島大学VDEC	18名
2018年 3月13日(火) 10:00 - 17:00	Synopsys XA+VCS 講習会	東京大学VDEC	20名	受付中


		金沢大学VDEC	20名


		広島大学VDEC	18名
		宮崎大学（臨時会場）	若干名
2018年 3月14日(水) 13:00 - 17:00	Synopsys Synplify Premier 講習会	東京大学VDEC	20名	受付中


		金沢大学VDEC	20名


		広島大学VDEC	18名

2018年 3月19日(月) 10:00 - 17:00 3月20日(火) 10:00 - 17:00	Cadence Allegro PCB Editor Basic Techniques抜粋 + Sigrityのインピーダンス解析講習会	東京大学VDEC	20名	受付中
		北海道大学VDEC	10名

		金沢大学VDEC	20名
		大阪大学VDEC	20名
		広島大学VDEC	18名

平成26年度までCAD講習会の一環として開催していた「VDEC EDA環境におけるデジタル設計手法講習会」および「VDEC環境におけるトランジスタレベル設計講習会」は、リフレッシュ教育 (コースVDおよびコースVT) に移行しました。受講希望者はVDEC リフレッシュ教育のページからお申込み下さい。

参加費：

無料。（旅費は各自ご負担ください）

留意事項：

本講習の受講対象者は原則として教職員もしくはその代理の大学院生とします。
すべてのトレーニングには、UNIX及びX Window System上での基本操作及びテキストエディタ（viまたはemacs）の熟知が必要となります。
各トレーニングコースにおいては、それぞれ専門的な知識を要しますので、下記の各コースの受講対象者の欄をお読み下さい。
参加受付は先着順ですが、定員に限りがあるため、同一研究機関や研究室等から複数名の参加を希望される場合は、申込状況によっては参加人数を制限させて頂く場合もありますので御了承下さい。この場合には別途こちらからご連絡させていただきます。
CADツールトレーニングの参加費は無料ですが、参加に伴う交通費、宿泊費等は参加者の負担となりますので御了承下さい。
講習内容の詳細につきましては、確定次第ご連絡させていただきますが、当日の時間的な制限で若干変更になることがありますことをご了承ください。
CAD講習会のテキストやラボデータは、公開可能な物に関してはweb上でVDECユーザに限定で公開しております。こちらをご覧ください。
名大会場の参加者は，Xサーバをインストールした Windows PC や XQuartz をインストールした Mac 等を持参してください．

講習会詳細：

Cadence Innovus 講習会

開催日程	2018年3月8日(木)～9日(金) 10:00 - 17:00
開催地、定員	東京大学VDEC	20名


	[金沢大学] VDEC北陸サブセンター	20名


	[大阪大学] 大阪大学吹田キャンパス工学部電子情報工学科 E6棟2F 情報処理演習室	20名
	[広島大学] 広島大学VDECサブセンター工学部第二類 A1-021室（地下1F）	18名
講師	Cadence社より派遣
概要	EDI (Encounter Digital Implementation System)の後継ツールである Innovus を用いた基本的な配置配線設計フローを学習します。
受講対象	スタンダードセルベース自動配置配線による ASIC レイアウト設計者の方。

Synopsys XA+VCS 講習会


開催日程	2018年3月13日(火) 10:00 - 17:00
開催地、定員	東京大学VDEC	20名


	[金沢大学] VDEC北陸サブセンター	20名

	[広島大学] 広島大学VDECサブセンター工学部第二類 A1-021室（地下1F）	18名
	[宮崎大学（臨時会場）] 宮崎大学工学部	若干名
講師	Synopsys社より派遣
概要	CustomSim (XA)とVCSを使用したMixed Signal Sim (Co-sim)の基礎知識の習得とその操作方法を学びます。
受講対象	Linux上でテキスト編集が可能な回路設計者の方。

Synopsys Synplify Premier 講習会


開催日程	2018年3月14日(水) 13:00 - 17:00
開催地、定員	東京大学VDEC	20名

	[金沢大学] VDEC北陸サブセンター	20名


	[広島大学] 広島大学VDECサブセンター工学部第二類 A1-021室（地下1F）	18名

講師	Synopsys社より派遣
概要	Synplify Premierを用いた効率的なFPGA合成フローを学習し、FPGAベンダの配置配線までの一連の操作方法を習得します。GUIを用いたデバッグや制約作成方法なども含みます。
受講対象	FPGA設計者の方、基本的なHDL（Verilog, VHDL）を理解されている方。

Cadence Allegro PCB Editor Basic Techniques抜粋 + Sigrityのインピーダンス解析講習会


開催日程	2018年3月19日(月)～20日(火) 10:00 - 17:00
開催地、定員	東京大学VDEC	20名
	[北海道大学] 北海道大学VDECサブセンター情報科学研究科 M棟205	10名
	[金沢大学] VDEC北陸サブセンター	20名
	[大阪大学] 大阪大学吹田キャンパス工学部電子情報工学科 E6棟2F 情報処理演習室	20名
	[広島大学] 広島大学VDECサブセンター工学部第二類 A1-021室（地下1F）	18名


講師	Cadence社より派遣
概要	Allegro PCB Editorによるフットプリント作成から配置/配線、製造出力までのプリント配線基板の設計フローと、Sigrityテクノロジーを用いた配線インピーダンスの確認方法を学習します。受講対象 Allegroを使用しプリント配線基板の設計を行う方。
受講対象	Allegroを使用しプリント配線基板の設計を行う方。