平成24年度第1回VDEC CAD講習会のご案内
新着情報
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2012年 8月2日(木) 10:00 - 17:00 | Synopsys Raphael 講習会 |
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2012年 | 8月6日(月),7日(火) 10:00 - 17:00
Cadence Encounter Digital Implementation (EDI) 講習会
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2012年 | 8月8日(水) 10:00 - 17:00
Cadence LowPower Flow FrontEnd 講習会
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2012年 | 8月9日(木) 10:00 - 17:00
Cadence LowPower Flow BackEnd 講習会
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2012年 | 8月22日(水) 10:00 - 17:00
VDEC T2000 講習会
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2012年 | 8月23日(木) 10:00 - 17:00
Synopsys DesignCompiler 講習会
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終了
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2012年 | 8月24日(金) 10:00 - 17:00
Synopsys PowerCompiler 講習会
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2012年 | 9月3日(月) 10:00 - 17:00
Synopsys VCS + co-Sim 講習会
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2012年 | 9月4日(火),5日(水) 10:00 - 17:00
VDEC 環境におけるトランジスタレベル設計 講習会
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終了
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2012年 | 9月6日(木) 13:00 - 17:00, 7日(金) 10:00 - 17:00
VDEC EDA 環境におけるデジタル設計手法 講習会
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2012年 | 9月19日(水) 10:00 - 17:00
Cadence CtoS 講習会
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2012年 | 9月21日(金) 10:00 - 17:00
Agilent GoldenGate 講習会
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開催日程 2012年8月2日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター50名(中止)[広島大学] 工学部第二類 A1-141室 18名 講師 Synopsys 社より派遣 概要 3 次元の電磁界シミュレータで、配線容量の抽出などを行う。 受講対象 電磁界シミュレータについてこれから学ぶ方。
開催日程 2012年8月6日(月),7日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Cadence社より派遣 概要 Cadence の SOC Encounter を用いたデジタル設計手法について学びます。 受講対象 デジタル回路設計をこれから始めようとする方。
開催日程 2012年8月8日(水) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [広島大学] 工学部第二類 A1-141室 18名 [宮崎大学(臨時会場)]工学部 E棟8階E-808室5名(中止)[近畿大学(臨時会場)] 東大阪キャンパス 21号館6階MIPS教室 30名 講師 Cadence社より派遣 概要 SOCE および RTL Compiler を用いた Cadence の Low Power デジタル設計フローについて学びます。 受講対象 デジタル回路の低消費電力設計を行う方。
開催日程 2012年8月9日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [広島大学] 工学部第二類 A1-141室 18名 [宮崎大学(臨時会場)]工学部 E棟8階E-808室5名(中止)講師 Cadence社より派遣 概要 SOCE および RTL Compiler を用いた Cadence の Low Power デジタル設計フローについて学びます。 受講対象 デジタル回路の低消費電力設計を行う方。
開催日程 2012年8月22日(水) 10:00 - 17:00 開催地、定員
東京大学VDEC 8名 講師 小松聡 先生 (東京大学) 概要 東大VDECのSoCテスタT2000を利用するためのテストプログラミングのトレーニングと、T2000実機を利用したLSIテスト方法の解説、デモ、テストの体験により、VDECのLSI試作サービスを利用したLSIチップのテストを行うことができるようになることを目的とします。 受講対象 東大VDECに設置されているSoCテスタを利用してディジタル回路のテストをしようとする方。 特にVDECでのLSIチップ試作サービスを利用したLSIチップのテストを行いたい方。 講習内容
- SoCテスタを利用したLSIテストの基礎知識 (座学)
- T2000を利用したディジタル回路テストのテストプログラミング
- T2000SoCテストシステムの利用方法 (実機を用いた説明、デモ、体験)
- リモート・テスト環境 (実際にVDECに来なくても遠隔地からテストを行う環境)
開催日程 2012年8月23日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 情報科学研究科 A棟 4階 A408 15名 [広島大学] 工学部第二類 A1-141室 18名 [近畿大学(臨時会場)] 東大阪キャンパス 21号館6階MIPS教室 30名 講師 Synopsys 社より派遣 概要 Design Compiler を用いた ASIC 合成フローを学習します。 受講対象 論理合成ツールの使用を始めるデジタル設計者の方。
開催日程 2012年8月24日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 情報科学研究科 A棟 4階 A408 15名 [広島大学] 工学部第二類 A1-141室 18名 [近畿大学(臨時会場)] 東大阪キャンパス 21号館6階MIPS教室 30名 講師 Synopsys 社より派遣 概要 論理合成ツールを用いた低電力版 ASIC 合成フローを学習します。 受講対象 論理合成ツールの使用を始めるデジタル設計者の方。
開催日程 2012年9月3日(月) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [金沢大学] VDEC金沢サブセンター 50名 [大阪大学] 吹田キャンパス 情報科学研究科 A棟 4階 A408 15名 [広島大学] 工学部第二類 A1-141室 18名 [近畿大学(臨時会場)] 東大阪キャンパス 21号館6階MIPS教室 30名 講師 Synopsys 社より派遣 概要 VCS と SPICE の協調シミューレション。 受講対象 ミックスドシグナル設計を行う方。
開催日程 2012年9月4日(火),5日(水) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 名倉徹 先生 (東京大学) 概要 リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。 Artist/Composer による回路図入力、Hspice によるシミュレーション、Virtuoso による レイアウト作成、Calibre による LVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。 受講対象 ・VDEC環境でトランジスタレベルの設計を行う方。
・各ツールの基本的な使用方法は習得しているものとします。各ツールのトレーニングが必要な方は、この後に行なわれる Synopsys、Cadence の各講習会に参加して下さい。注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2012年9月6日(木) 13:00 - 17:00, 7日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 小林和淑 先生 (京都工芸繊維大学) 概要 ローム0.18umプロセス向け京大ライブラリによるディジタルLSIの設計フローを用いて, LSIを試作するための基礎知識を学習する. Verilog-HDLによるRTL記述, 論理シミュレーション, 論理合成, 自動配置配線, LVS/DRC等のLSI設計の一連の流れを体験し, 実際に提出できるレイアウトデータを作成するところまでを行なう. 論理合成ツールとして, Synopsys社Design Compiler, 自動配置配線ツールとして, Synopsys社IC Compiler, LVS/DRCツールとしてMentor Graphics社Calibre を用いる. 受講対象 ・VDECでディジタルLSIを試作しようとする方. 0.18um以外でも役に立つはずです.
・各ツールの基本的な知識は不要ですが, 各ツールの使い方を懇切丁寧に教えることは致しません.注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2012年9月19日(水) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 [広島大学] 工学部第二類 A1-141室 18名 講師 Cadence社より派遣 概要 C-to-Sillicon Compiler を用いた高位合成フローを学習します。 受講対象 高位合成ツールの使用を始めるデジタル設計者の方。
開催日程 2012年9月21日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC金沢サブセンター 50名 講師 Agilent 社より派遣 概要 従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。 受講対象 RF 設計を始める方。これまでADS, RFDEを使用していた方。
参加申込
講習会の参加申込みにはVDECにあらかじめ登録されている教員のアカウントが必要です。
また、アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です。ご注意ください。
参加者アンケート
講習会参加後にアンケートへの回答をお願いいたします。
その他のリンク
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