平成25年度 第1回VDEC CAD講習会のご案内
新着情報
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2013年 8月5日(月),6日(火) 10:00 - 17:00 | Synopsys DesignCompiler+PowerCompiler 講習会 |
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2013年 | 8月7日(水),8日(木) 10:00 - 17:00
Synopsys Milkyway+IC Compiler 講習会
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受付終了
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2013年 | 8月9日(金) 10:00 - 17:00
Synopsys VCS-AMS(XA)+Mixed signal sim 講習会
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受付終了
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2013年 | 8月26日(月),27日(火) 10:00 - 17:00
Cadence ADE(Analog Design Environment)/Simulation 講習会
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受付終了
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2013年 | 8月28日(水)-30日(金) 10:00 - 17:00
Cadence IC61x Virtuoso Layout 講習会
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受付終了
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2013年 | 9月9日(月) 13:00 - 17:00 10日(火) 10:00 - 17:00
VDEC EDA環境におけるデジタル設計手法 講習会
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受付終了
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2013年 | 9月11日(水),12日(木) 10:00 - 17:00
VDEC環境におけるトランジスタレベル設計 講習会
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受付終了
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2013年 | 9月13日(金) 10:00 - 17:00
Agilent GoldenGate 講習会
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受付終了
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開催日程 2013年8月5日(月),6日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] 北海道大学VDECサブセンター 情報科学研究科 M棟205 10名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名(中止)講師 Synopsys 社より派遣 概要 Design Compiler を用いた ASIC 合成フローおよびPower Compiler を用いた低電力版 ASIC 合成フローを学習します。 受講対象 回路設計者
開催日程 2013年8月7日(水),8日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] 北海道大学VDECサブセンター 情報科学研究科 M棟205 10名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [大阪大学] 大阪大学吹田キャンパス 情報科学研究科A棟 4F A408 20名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名(中止)講師 Synopsys 社より派遣 概要 カスタムレイアウトをマクロ/スタセルとして Milkyway にインポートする方法および IC Compiler を用いた配置配線設計フローを学習します。 受講対象 回路設計者
開催日程 2013年8月9日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [北海道大学] 北海道大学VDECサブセンター 情報科学研究科 M棟205 10名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [大阪大学] 大阪大学吹田キャンパス 情報科学研究科A棟 4F A408 20名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名(中止)講師 Synopsys 社より派遣 概要 デジタルーアナログ混在シミュレーションを学習します。 受講対象 回路設計者
開催日程 2013年8月26日(月),27日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [大阪大学] 大阪大学吹田キャンパス 情報科学研究科A棟 4F A408 20名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名(中止)[宮崎大学(臨時会場)] 宮崎大学工学部 E-808室 淡野研究室 若干名 講師 Cadence社より派遣 概要 ADE概要、回路図〜Simulationの実行、Spectre Simulatorの機能説明、各種解析(コーナー解析、モンテカルロ解析等)の紹介及び実習、Spice Simulatorとの比較等を学びます。 受講対象 回路設計者、Cadence ADEを初めて使われる方、Spectreに依る各種Simulation、解析手法をお知りになりたい方。
開催日程 2013年8月28日(水)-30日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [大阪大学] 大阪大学吹田キャンパス 情報科学研究科A棟 4F A408 20名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名 [宮崎大学(臨時会場)] 宮崎大学工学部 E-808室 淡野研究室 若干名 講師 Cadence社より派遣 概要 IC61 Virtuoso Layout Suite-L/XL/GXLの概要や各種機能とその使用方法、新機能であるConstraint Manager(配置配線の制約、マネージメント)の紹介と、実習データを用いての演習を行います。 受講対象 マスクパターン設計者、Cadence Virtuoso Layoutを初めて使われる方、IC51xをお使いで、IC61への移行を予定されている方、IC61xをご使用中で更に効率的な活用をされたい方。
開催日程 2013年9月9日(月) 13:00 - 17:00, 10日(火) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 小林和淑 先生 (京都工芸繊維大学) 概要 ローム0.18umプロセス向け京大ライブラリによるディジタルLSIの設計フローを用いて, LSIを試作するための基礎知識を学習する. Verilog-HDLによるRTL記述, 論理シミュレーション, 論理合成, 自動配置配線, LVS/DRC等のLSI設計の一連の流れを体験し, 実際に提出できるレイアウトデータを作成するところまでを行なう. 論理合成ツールとして, Synopsys社Design Compiler, 自動配置配線ツールとして, Synopsys社IC Compiler, LVS/DRCツールとしてMentor Graphics社Calibre を用いる. 受講対象 ・VDECでディジタルLSIを試作しようとする方. 0.18um以外でも役に立つはずです.
・各ツールの基本的な知識は不要ですが, 各ツールの使い方を懇切丁寧に教えることは致しません.注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2013年9月11日(水),12日(木) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 講師 名倉徹 先生 (東京大学) 概要 リングオシレータ程度の簡単な回路設計を例題として、ローム0.18umプロセスを用いたトランジスタレベル設計をVDEC環境で行うための基礎を学習します。 Artist/Composer による回路図入力、Hspice によるシミュレーション、Virtuoso による レイアウト作成、Calibre による LVS/DRC検証、HerculesLVS/Star-RCXTによる配線寄生容量抽出、の一連のフローを流せるようになることを目的とします。 受講対象 ・VDEC環境でトランジスタレベルの設計を行う方。
・各ツールの基本的な使用方法は習得しているものとします。各ツールのトレーニングが必要な方は、この後に行なわれる Synopsys、Cadence の各講習会に参加して下さい。注意事項 ローム0.18umの設計規則を使用するための機密守秘契約(NDA)契約が必要となります。
・指導教員がローム0.18um設計規則のNDAを結んでいない場合は「機密守秘契約(NDA)」のページより機密保持契約書「ローム0.18um(RO)」をダウンロードし、上記契約書に指導教官のサインをもらい、持参下さい。 かつ、同ページより、学生の「守秘契約書」をダウンロードして、指導教官との間に契約書を結び、そのコピーを持参下さい。
・指導教官が既にローム0.18um設計規則のNDAを結んでいる場合は、その機密保持契約書のコピーおよび、学生の守秘契約書のコピーを持参下さい。これらNDA契約書のコピーがない場合は本講習会への参加はできませんので、あらかじめご了承ください。
機密守秘契約(NDA)のページへ
開催日程 2013年9月13日(金) 10:00 - 17:00 開催地、定員
東京大学VDEC 40名 [東北大学] 未来科学技術共同研究センター 10名 [金沢大学] VDEC北陸サブセンター 50名 [名古屋大学] VDEC名古屋サブセンター IB電子情報館 北棟6階615号室(VDEC演習室) 10名 [京都大学] 京都大学VDECサブセンター 総合研究7号館1階 情報学科計算機演習室1 30名 [広島大学] 広島大学VDECサブセンター 工学部第二類 A1-021室(地下1F) 18名 講師 Agilent社より派遣 概要 従来の ADS, RFDE が統合されたRF設計ツールであるGoldenGateの基本的な使用方法を講義・実習を通じて学習します。 受講対象 RF 設計を始める方。これまでADS, RFDEを使用していた方。
申込受付終了 申込確認
講習会の参加申込みにはVDECにあらかじめ登録されている教員のアカウントが必要です。
また、アクセス可能な計算機リストに登録されているマシンからのみ登録が可能です。ご注意ください。
参加者アンケート
講習会参加後にアンケートへの回答をお願いいたします。
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