SYNOPSYSによる回路の合成手順

KUE-CHIP2 の ALU を設計します．

• ホームページから， . synopsys_dc.setup をコピーして 編集して下さい．
  
  search_path = "/home/ishihara/synopsys/synlib /opt/vcds/tools/dfII/etc/dci/synlibs" + search_path に変更して 下さい．それ以外はそのままで OK です．
  
  
• Cshrc.synopsys をコピーして， 以下のコマンドを実行して下さい．
  
  %> source Cshrc.avanti
  
  
• 以下のVHDLソースをワークディレクトリにコピーして下さい．
  
  
  • alu.vhdl
  • alu_block.vhdl
  • frame.vhdl
  • pkg_kue2.vhdl
  • register.vhdl
  • sel8bit.vhdl
  • status.vhdl
  
  
  
• design_analyzer を立ちあげて，pkg_kue2.vhdl から順に， alu.vhdl と register.vhdl 以外の VHDL ソースを読み込ん で下さい．
  
  
• 最適化は
  
  tools - design optimization --> OK です．
  
  
• 平坦化は
  
  setup - comand window --> ungroup -all です．
  
  
• 次に，alu.vhdl と register.vhdl を読み込んでそれぞれ最適化を行なっ て下さい．
  
  
• NEL の I/O PAD に対して Insert Pad コマンドを使えるようにしました ので， PAD の挿入を御欄下さい．
  
  
• alu と reg(2個) を下の階層として， EDIF に セーブして下さい．この時に，Save All Designs in Hierarchy が ON に なっていることを確認して下さい．
  
  File - save as --> alu_frame.edif ungroup -all
  
  
• EDIF ファイルの出来上がりです．このEDIF file は， AquariusXO による レイアウト および DIVA によるLVS に使用します．